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1、西北工业大学《硬件描述语言》实验报告实验一简单组合逻辑设计2实验二简单分频时序逻辑电路的设计6实验三利用条件语句实现技术分频时序电路9实验四阻塞赋值与非阻塞赋值的区别12实验五用always块实现较复杂的组合逻辑电路16实验六在VerilogHDL中使用函数19实验七在VerilogHDL中使用任务22实验八利用有限状态机进行时序逻辑的设计26学院：计算机学院学 号：姓 名：专业：计算机科学与技术实验时间：2011．11实验地点：实验大楼指导教师：西北工业大学2011年11月实验一简单组合逻辑设计实验日期：实验成绩：指导老师：一．实验目的
2、：1．掌握基本组合逻辑电路的实现方法。2．初步了解两种基本组合逻辑电路的生成方法。3．学习测试模块的编写。4．通过综合和布局布线了解不同层次仿真的物理意义。二．实验设备：安装Modelsim-6.5c的PC机。三．实验内容：描述一个可综合的数据比较器，比较数据a、b的大小，若相同，则给出结果1，否则给出结果0四．实验代码modulecompare(equal,a,b);inputa,b;outputequal;assignequal=(a==b)?1:0;endmodule`timescale1ns/1nsmodulet;rega,b;wir
3、eequal;initialbegina=0;b=0;#100a=0;b=1;#100a=1;b=1;#100a=1;b=0;#100a=0;b=0;#100$stop;endcomparem(.equal(equal),.a(a),.b(b));endmodule五．综合仿真结果六．思考题实验二简单分频时序逻辑电路的设计实验日期：实验成绩：指导老师：一．实验目的：1．掌握最基本组合逻辑电路的实现方法。2．学习时序电路测试模块的编写。3．学习综合和不同层次的仿真。二．实验设备：安装Modelsim-6.5c的PC机。三．实验内容：用alway
4、s块和@(posedgeclk)或@(negedgeclk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果四．实验代码modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_out;always@(posedgeclk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule`timescale1ns/100ps`defineclk_cycle50moduletop;reg
5、clk,reset;wireclk_out;always#`clk_cycleclk=~clk;initialbeginclk=0;reset=-1;#10reset=0;#110reset=1;#$stop;endhalf_clkm0(.reset(reset),.clk_in(clk),.clk_out(clk_out));endmodule五．综合仿真结果六．思考题实验三利用条件语句实现计数分频时序电路实验日期：实验成绩：指导老师：一．实验目的：1．掌握条件语句在简单时序模块设计中的使用。2．学习在Verilog模块中应用计数器。3．学
6、习测试模块的编写、综合和不同层次的仿真。二．实验设备：安装Modelsim-6.5c的PC机。三．实验内容：仿真一个可综合风格的分频器，将10MB的时钟分频为500KB的时钟，定义一个计数器，原理同1/2分频器一样，只不过分频变为1/20。四．实验代码modulefdivision(RESET,F10M,F500K);inputRESET,F10M;outputF500K;regF500K;reg[7:0]j;always@(posedgeF10M)if(!RESET)beginF500K<=0;j<=0;endelsebeginif(j==
7、9)beginj<=0;F500K=~F500K;endelsej<=j+1;endendmodule`timescale1ns/1ps`defineclk_cycle50moduledivision_Top;regF10M,RESET;wireF500K_clk;always#`clk_cycleF10M=~F10M;initialbeginRESET=1;F10M=0;#100RESET=0;#100RESET=1;#10000$stop;endfdivisionfdivision(.RESET(RESET),.F10M(F10M),.F
8、500K(F500K_clk));endmodule五．综合仿真结果六．思考题实验四阻塞赋值与非阻塞赋值的区别实验日期：实验成绩：指导老师：一．实验目的：1．通过实
