集成电路原理第四章习题解答.ppt

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1、第四章习题解答1、下图反映的是MOS器件的什么效应？解释其物理含义。答：上图表示的是增强型NMOS器件的阈值电压Vth随着源衬电压VSB的增大而增加的趋势，反映了MOSFET的衬底偏置效应（或称为体效应）。其物理含义如下根据增强型NMOSFET工作原理，假设源衬短接，即VBS=0，当栅上加一定的正电压VG，由于MOS的电容结构，将在栅极板和栅下面的衬底区域（下极板）分别感应出正、负电荷，下极板电荷包括两部分：沟道区反型层电荷和耗尽区电离受主电荷。最终达到平衡时，上、下“极板”的电荷数量相等，极性相反。如此时恰好沟道达到强反型，则对应的VGS即为阈值电压Vth。而如果源衬反接，即VSB>

2、0，P型衬底和N+源区构成的PN结反偏，结两侧的耗尽区宽度增宽，而衬底掺杂浓度不变，使得沟道区下面的耗尽区电离受主增多，原来建立的上下极板感应电荷平衡被打破，如要保持沟道区导电电荷数目不变（强反型），就必须增加上极板的电荷量，即增大栅压，VG增大，导致Vth增大。表现出来即为体效应。2、比较E/E饱和负载、E/E非饱和负载和E/DNMOS反相器的优缺点，哪一种结构能得到较好的功耗速度优值？3、图中两级反相器I、II均为E/DNMOS反相器，为了使级联反相器无电平损失，须保证：Vin=Vout=Vinv若设定增强型器件阈值电压VTE=0.2VDD，耗尽型器件阈值电压VTD=-0.6VDD

3、，转换电平Vinv=0.5VDD，则求出反相器II的负载管（或上拉管）与输入管（或下拉管）的宽长比之比。解：E/DNMOS反相器电路结构如右图所示，根据题意可知∵VDSI=Vout=Vinv=0.5VDD>VGSI-VTE=0.5VDD-0.2VDD=0.3VDD∴输入管TI工作在饱和区而对于负载管TLVDSL=0.5VDD

4、件均为场效应晶体管MOSFET（2）不同之处：CMOS与非门所用器件数目4个，而NMOS与非门所用器件数目3个CMOS与非门为无比电路，输出低电平可达到0V；而NMOS与非门为有比电路，其输出低电平与输入管和负载管宽长比有关。CMOS与非门输出高电平可达到VDD，而NMOS与非门输出高电平有阈值损失，只能达到VDD-VthNMOS与非门的静态功耗大于CMOS与非门5、已知：CMOS反相器Vthn=∣Vthp∣=0.2VDD，n=p=110-4A/V2，VDD=5V，输入非阶跃信号频率f=10MHz，上升和下降延迟时间tr=tf=10ns，所驱动的负载电容CL=3pF，若忽略表面泄

5、漏电流等因素的影响，计算出此电路工作时的总功耗。解：CMOS电路总功耗：P=P静态+P动态=P静态+PT+PA如忽略表面泄漏电流等因素的影响，则P静态=0。由于对负载电容进行充放电产生的瞬态功耗而由于输入非阶跃信号导致在转换区产生的暂态附加功耗其中，Imax为转换电平V*=0.5VDD处的P管和N管的峰值电流，则得此CMOS反相器总功耗为P=PT+PA=0.7510-3+0.5610-4W0.806mW6、解释为何CMOS传输门的在传输高低电平时均无阈值损失？参考讲义整理。7、为保证逻辑单元级联的正确，请在下图1、2、3方框内填上适当的逻辑块类型，标出各级所用的时钟符号，并完成

6、各级之间的连接。最后简述依据。解：根据图中给出的电路结构，可判断此为预充电-鉴别（P-E）逻辑电路的级联。以N型逻辑块为例，如相同逻辑类型、相同时钟的多级直接级联，前一级预充电得到的高电平可能使后一级N逻辑块在鉴别（求值）过程的起始瞬态放掉本级预充电的电荷，导致逻辑运算错误，因此必须适当搭配时钟和逻辑块类型。采用如图所示的配置和连接，当φ为低电平，第一级预充电，输出高电平加在第二级P型逻辑块中P管的栅极，P管不导通，不影响第二级的输出；此时为高电平，第二级处于预放电状态，输出低电平加到第三级N型逻辑块中的N管栅极，N管也不导通，使第三级输出端的高电平得以保持；当φ为高电平，第一级为鉴别

7、状态，其求值结果输出到第二级，第二级也为鉴别状态，求值后将结果输出到第三级，通过第三级求值输出。整个时钟周期的预充电-鉴别过程不会出现误操作。注意：此题亦可采用多米诺逻辑的连接方式，其工作过程的解释略，参考讲义。