集成电路原理第五章习题解答.ppt

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1、第五章习题1、名词解释：自对准工艺LOCOS设计规则根据讲义和教材组织整理。名词解释的解答要领：概念或定义——是什么有何特点有何应用2、已知：VLSI电路的长互连系统中，一金属长连线的电阻率为，长度为L，宽度W，厚度d；互连层间介质的介电常数为ox，其厚度tox。则（1）请画出此长连线寄生阻容的等效网络。（2）求由此引起的延迟时间。（3）若考虑边际电场效应所形成的电容Cff，求此时的互连延迟时间。(1)长互连寄生阻容等效网络应采用分布模型，即(2)此网络的延迟时间(3)如考虑单位长度边际电场电容Cff，则3、已知如图所示多层连接的导电层结构，若采用5m工艺，并参考表中列出的各导电层典

2、型电容值，分别计算金属层、多晶硅层和扩散层相对于衬底的电容。电容PF/m2扩散层-衬底110-4多晶硅层-衬底0.410-4金属层-衬底0.310-4解：此题关键在于理解各导电层的层次关系，考虑有交叠部分情况下，中间层对上、下层的屏蔽作用。(1)金属层与衬底之间构成的电容CMetal=（1003）0.310-4=1002.532.50.310-4=5.62510-2PF(2)多晶硅与衬底之间构成的电容CPoly=（44+2+22）0.410-4=2220.410-4=5.510-3PF(3)扩散层与衬底之间构成的电容CDiff=（

3、102）110-4=202110-4=1.2510-2PF4、以设计规则为准，按10000:1比例画出采用CMOS硅栅工艺的两输入端与非门电路版图，其中：CD=1m，N管宽长比均取2:1，P管均取1:1，各层图例可自己定义。（最好采用坐标纸或电脑绘图）解题提示：(1)由CD=1m，可知=0.5m，版图中各间距均以=0.5m的整数倍取值。(2)按10000:1的比例，即坐标纸上的1cm对应1m。(3)绘图时可采取两种方案：先画出草图，标出各版次图形之间的间距，并在坐标纸上标出对应位置，检查无误后，根据所定的各层图例或颜色连成图形，这样可避免反复修改，影响图

4、纸美观。先确定最小、最内层的图形，如漏、源区的接触孔，由内向外按设计规则要求依次画出各道版次。适合于对工艺、版图比较熟练者采用。布局、布线技巧可参考讲义或教材。此题中容易出现的问题是W/L=1:1的PMOS管，应采用哑铃状结构：5、分析如下版图，要求：（1）提取并画出电路图；（2）分析该电路功能。由电路图可知应为逻辑电路，列出其真值表如下：ABY001010100111可见该电路实现同或逻辑功能，其表达式为：Y=A⊙B