dsp硬件系统的基本设计中时钟电路的设计

《dsp硬件系统的基本设计中时钟电路的设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、绪论一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。DSP硬件系统主要包括电源电路、复位电路、时钟电路等。DSP的时钟电路用来为TMS320C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP硬件系统的基本设计中时钟电路的设计。关键字TMS320C54x时钟产生器软件可编程PLL11目录绪论I第一章时钟产生器1第二章软件可编程PLL2第一节软件配置PLL介绍2一时钟模式介绍2二时钟模式设置3第二节程序7一倍频模式向倍频模式的切换7二倍频模式向分频模式的切换8三分频模式向

2、倍频模式的切换8四分频模式向分频模式的切换9第三章心得体会11第四章参考文献1211第一章时钟产生器时钟产生器是在实验中为了得到想要的时钟而设计的电路，可驱动时钟器的时钟源有两种：一个是外部时钟；另一个是带有内部振荡器电路的晶振。（1）使用外部时钟源的时钟信号，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。连接方式如图1.1所示。（2）利用DSP芯片内部的振荡器构成时钟电路，连接方式如图1.2所示。在芯片的X1和X2/CLKIN引脚之间接入一个

3、晶体，CLKMD引脚必须设置以启动内部振荡器。图1.1使用外部时钟源图1.2使用内部振荡器C54x器件的时钟产生器包括一个内部的振荡器和一个锁相环（PLL）电路。目前，C54x器件上有两种不同类型的PLL，一些器件有硬件配置的PLL电路；而另一些器件有软件配置的PLL电路。在本设计中，主要对软件配置PLL进行讲解和分析使用。11第二章软件可编程PLL第一节软件配置PLL介绍软件可编程PLL的特点是有高度的灵活性，它包括一个用来提供各种时钟乘数因子的时钟标定位、直接开放和禁止PLL的功能和一个PLL锁存定时器，该锁存定时器可以延迟期间PLL时钟模式的切

4、换直到所存操作完成为止。一时钟模式介绍带有内部的软件可编程PLL的期间可以设置为下面两种时钟模式：PLL模式：输入时钟（CLKIN）乘以31个可能的因子中的一个因子，这些因子取值范围为0.25~15，他们可以通过PLL电路获取。DIV（分频器）模式：输入时钟（CLKIN）处以2或4.当用DIV模式时，所有的模拟部分，包括PLL电路，都被禁止以使功耗降到最小。二时钟模式设置复位操作之后，时钟操作模式立即由3个外部引脚CLKMD1，CLKMD2,CLKMD3的直来确定。3个CLKMD引脚所对应的模式如表1所示，复位之后，软件可编程PLL可以被变成设置为所

5、需的模式。下列时钟模式引脚作何可以在复位时开放PLL：C5402中是CLKMD（3-1）=000bà110b.当这些时钟模式引脚被组合式，内部的PLL锁相定时器不再激活，因此，系统必须延迟释放复位以保证PLL锁存时间的延迟得以满足。CLKMD1CLKMD2CLKMD3CLKMD复位值时钟模式11000E007hPLL×15，内部振荡器使用0019007hPLL×10，内部振荡器使用0104007hPLL×5，内部振荡器使用1001007hPLL×2，内部振荡器使用110F007hPLL×1，内部振荡器使用1110000h1/2(PLL禁止)，内部振荡

6、器使用101F0000h1/4(PLL禁止)，内部振荡器使用011-保留，旁路模式图表1用程序设定的的PLL的值装载到16位的存储器映射（地址58h）时钟模式寄存器中（CLKMD）。CLKMD寄存器用来定义PLL时钟模块的配置。CLKMD寄存器的各位如图表112所示。其功能如表3所示。注意，复位时，CLKMD寄存器由一个预定义的值初始化，这个预定义的值只能由CLKMD(1-3)引脚来确定。15-121110-3210PLLMULPLLDIVPLLCOUNTPLLON/OFFPLLNDIVPLLSTATUSR/WR/WR/WR/WR/WR图表2当处于D

7、IV模式时，PLLMUL，PLLDIV，PLLON/OFF不必考虑，此时他们的值无定义。位名称功能描述15-12PLLMULPLL乘数因子。它与PLLDIV,PLLNDIV结合起来确定频率的乘数因子（见表4）。11PLLDIVPLL除数因子。它与PLLMUL，PLLNDIV结合起来去顶频率的乘数因子（见表4）。10-3PLLCOUNTPLL计数器的值。在PLL启动以后，且在PLL给处理器提供始终以前，该字段用来说明PLL锁存定时器记录的输入时钟周期（16个周期增加1），PLL计数器是递减计数器，有输入时钟16分频来驱动，英雌，每输入16个时钟，PLL

8、计数器件1.PLL计数器可以保证处理器在PLL锁存后才获得的时钟信号，只有有效时钟信号才能送给处理器112P