第6章vhdl结构与要素

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1、第6章VHDL结构与要素EDA技术与VHDL设计数字系统设计分为硬件设计和软件设计,但是随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL,HardwareDescriptionLanguage）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。3.1概述3.1.1什么是VHDL及VHDL语言的发展历史以前很多ASIC制造商都自己开发了HDL语言，存在着很大的差异，工程师一旦选用某种硬件描述语言作为输入工具，就被束缚

2、在这个硬件设计环境之中。因此，硬件设计工程师需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。目前常用硬件描述语言有VHDL、Verilog和ABEL语言，利用硬件描述语言使数字系统设计更加简单和容易。美国国防部在80年代初提出了VHSIC（VeryHighSpeedIntegratedCircuit）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDe

3、scriptionLanguage，诞生于1982年。1987年底，VHDL被IEEE(TheInstituteofElectricalandElectronicsEngineers)和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本(IEEE-1076)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL

4、的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。3.1.2VHDL的作用1．VHDL打破软硬件的界限传统的数字系统设计方法是硬件设计由硬件设计者承担，软件设计由软件设计者承担，二者没有交流。VHDL语言是用软件的方式设计系统，即使不懂硬件电路也可以设计出一个硬件系统；所以硬件描述

5、语言是现代电子设计者与EDA工具的桥梁，EDA工具及VHDL语言的流行使电子系统向集成化、大规模、高速度等方向发展。2．VHDL与C、C++的比较正如用C、C++代替汇编语言设计系统软件那样，用VHDL语言代替原理图、逻辑状态图等。3．VHDL与原理图描述的比较VHDL具有较强的抽象描述能力，可进行系统行为级别的描述。描述简洁，效率更高。VHDL描述与实现工艺无关。而电路原理图描述必须给出完整的具体电路结构图，不能进行抽象描述。描述复杂且效率低。电路原理图描述与实现工艺有关（当功能变时必须重新设计，造成资源浪费，效率低）。VHDL

6、具有较高抽向描述能力3.1.3VHDL语言特点系统硬件描述能力强，设计效率高，具有较高的抽象描述能力。如：一个可置数的16位计数器原理图是一个很庞大的图，一般用一个人一天才能设计出来，而用VHDL语言设计很简单，仅十几条语句，非常间洁，效率很高。且对电路的修改非常方便。VHDL语言可读性强，易于修改和发现错误。VHDL具有丰富的仿真语句和库函数，可对VHDL的源代码进行早期的功能仿真，有利于系统的分析与验证。VHDL设计与硬件的关系不大。（可以不考虑电路器件）VHDL不依赖于器件，与工艺无关。移植性好采用自下而上的设计方法，即：T

7、op-Down和CE（并行工程）设计思想。上市时间快，成本低。易于ASIC实现VHDL有以下描述风格行为描述、数据流（寄存器传输RTL）描述和结构化描述。3.1.4VHDL与其它硬件描述语言的比较行为级RTL级门电路级VHDL起源于美国国防部的VHSIC，Verilog起源于集成电路的设计，ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。(1)逻辑描述层次：一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的

8、描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，而ABEL最适于描述门级电路。(2)设计要求：VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；Verilo