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《设计8位双向移位寄存器电路》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。
1、目录1多功能双向移位寄存器11.1基本工作原理11.2基本实现方案12电路图设计22.1电路结构22.2真值表33移位寄存器的Verilog建模33.1Verilog建模基础43.28位双向移位寄存器Verilog描述54程序仿真65心得体会8参考文献10附录11摘要使用硬件描述语言Verilog,在EDA工其QuartussII中，对8位双向移位寄存器进行行为级描述，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。通过木基木设计熟悉QuartusII环境下的硬件描述操作流程，掌握基木的Verilog语法与编写
2、风格。关键字：VerilogQuartusII移位寄存器设计8位双向移位寄存器电路1多功能双向移位寄存器1.1基本工作原理移位寄存器是基木的同步时序电路，基木的移位寄存器可以实现数据的申行/并行或并行/申行的转挽、数值运算以及其他数据处理功能。似有时候需要对移位寄存器的数据流向加以控制，实现数据的双向移动，其中一个方向称为右移，另一个方向称为左移，这种移位寄存器就称为双向移位寄存器。根据国家标准规定，逻辑图中的最低有效位（LSB）到最高有效位（MSB）的电路排列顺序应从上到下，从左到右。因此定义移位寄存器中的数据从低位
3、触发器移向高位为右移，移向低位为左移。为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品乂附加了并行输入、并行输出等功能。下图所示是上述儿种工作模式的简化示意图。并行输入右移串行输入（Dir）左移串行输出（Pol）PiPiDy右移串行输出（DOr）左移串行输入（Z>il）并行输出I冬I1-1多功能移位寄存器丄作模式简阁1.2基本实现方案图1-2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方案。图中的D触发器是N为移位寄存器中的第m位触发器，在其数据输入端插入了一个4选1数据选择器用2位编
4、码输入久、人控制来选择触发器输入信号的来源。当久=0吋，选择该触发器木身输出的2,,,,次态为2^=久=広，使触发器保持状态不变；当5,二0,久=1吋，触发器的输出^，^被选中，故CP脉冲上升沿到来时，存入/^^此前的逻辑值，即c'a、，而Qn，，从而实现右移功能；类似地，当5
5、=1，=0吋，选择,实现左移功能；而当乂==1时，则选中并行输入数据/)/、，其次态!X+l=/)/,,,，从而完成并行数据的置入功能。上述四种操作概述于表1-1,此外，在各触发器的输入端2^,〜仏，可以得到N位并行数据的输出。图1-2实现
6、多功能双14移位寄存器的•一种万案表1-1图1-2的功能表控制信号功能控制信号功能S1soS1so00保持10左移01右移11并行输入2电路图设计2.1电路结构根据上一节的移位寄存器的一种基木实现方案，可以设计出8位双向移位寄存器，完整电路图入图2-1所示。此电路由8个4选1数据选择器、8个带异步清零的D触发器组成。所有的数据选择器编码端分别对应地接在一起，M吋选择D触发器的信号数据来源。D触发器吋钟端CP接一•起，清零端&也同样接在一•起，这样可以保证级联D触发器的同步，和并行输出数据的清零。另，每个D触发器的输出对
7、应一位并行输入。Dsr是右移串行数据输入端，Dsl是左移串行数据输入端，分别接最低有效位对应的数据选择器和最高有效位对应的数据选择器。图2-18位双昀移位寄存器2.2真值表分析电路图，对得此8位双向移位寄存器的真值表，入下表所示:表2-18位双向移位寄存器真值表输入输出清零控制信号串行输入时钟并行输入er1-er*CRS1SODsrDslCP£>/()〜£>/7LXXXXXXLHLLXXXXGo-e；1HLHLXXL、QHHLHHX个Xh、HHLXL个XQl卜Q;、LHHLXH个XQ;、Q;、HHHHXX个DI卜DI;
8、D/o-DI,注：D/；；表示CP脉冲上升沿之前瞬间的电平3移位寄存器的Verilog建模3.1Verilog建模基础硬件描述语言VerilogHDL类似于高级程序设计语言（如C语言等），它是一种以文木形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能（即行为）。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用T不同的设计人员之间进行技术交流，还能被计算机识别和处理，计算机对于HDL的处理包括两个方面：逻辑仿真和逻辑综合。逻辑仿真
9、是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测，仿真器对HDL描述进行解释，以文木形式或时序波形图形式给出电路的输出。在电路在实现之前，设计人员可以根据仿真结果初步判断电路的逻辑功能是否正确。在仿真期间，如果发现设计中存在错误，可以对HDL文件进行修改，直至满足设计要求为止。在Verilog中，行为级描述主耍使用巾关键词i
