实验1 双向移位寄存器的设计

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1、实验1双向移位寄存器的设计一、实验目的1.学习时序逻辑电路；2.学习寄存器的原理；二、实验内容1．编写一个清零输入，可以双向移位的寄存器的Verilog代码并仿真，编译下载验证。三、实验要求1.根据参考内容，用VerilogHDL语言进行双向移位寄存器的设计。2.用QuartusII或Modelsim对其进行功能或时序进行波形仿真验证；3.下载到FPGA开发板验证；四、实验环境Quartusprime五、实验原理移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。但有时候需

2、要对移位寄存器的数据流向加以控制，实现数据的双向移动，其中一个方向称为右移，另一个方向称为左移，这种移位寄存器就称为双向移位寄存器。根据国家标准规定，逻辑图中的最低有效位(LSB)到最高有效位(MSB)的电路排列顺序应从上到下，从左到右。因此定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品又附加了并行输入、并行输出等功能。下图所示是上述几种工作模式的简化示意图。图1双向移位寄存器工作模式简图表1双向移位寄存器功能表控制信号功能控制信号功能S1S0S1S000保

3、持10左移01右移11并行输入表28位双向移位寄存器真值表输入输出清零控制信号串行输入时钟CP并行输入S1S0DsrDslLLHLLHLHLHLHHHHLLHHLHHHH注：表示CP脉冲上升沿之前瞬间的电平六、实验步骤1．打开Quartusprime软件，进入系统页面后点击“NewProjectWizard”新建一个工程；2．创建工程后，在工程中再新建一个文件。在这个文件中编写实验程序，其步骤是选择菜单File-New-VerilogHDLfile3.编译前对整个工程进行参数设置。首先在工程名称上右键，单击“Settings”，选择“Simu

4、lation”，进行一系列的参数设置。4.对工程进行编译、仿真、验证。七、实验程序（或者电路图）moduleshift(S1,S0,D,Dsl,Dsr,Q,CP,CR);inputS1,S0;//SelectinputsinputDsl,Dsr;//serialdatainputinputCP,CR;//ClockandResetinput[7:0]D;//ParallelDatainputoutput[7:0]Q;//Registerouputreg[7:0]Q;always@(posedgeCPornegedgeCR)if(~CR)Q<=

5、8'b00000000;elsecase({S1,S0})2'b00:Q<=Q;//Nochange2'b01:Q<={Q[6:0],Dsr};//Shiftright2'b10:Q<={Dsl,Q[7:1]};//Shiftleft2'b11:Q<=D;//Patallelloadinputendcaseendmodule八、实验结果图1RTL门级建模仿真图2波形图仿真九、实验结果讨论主要观察第五个周期，Q初值为15，寄存器功能设定为右移，右移串行输入为1，CP上升沿到来后，Q值增大为31，即增大到2倍后右在低位移入1。同样在第九个周期中，

6、寄存器设定功能为左移，CP上升沿到来后，原有的值18变为9，但是左移串行输入为1，从高位引入1，即为128+9=137，功能仿真结果正确。