第六章 dsp应用系统设计

《第六章 dsp应用系统设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、DSP应用系统设计第六章DSP应用系统设计一、时钟1．基础知识u晶体(Crystal)晶体谐振器的简称，是一种压电石英晶体器件，具有一个固有的谐振频率，在恰当的激励作用下，以其固有频率振荡。25华中科技大学光电子学院吴裕斌DSP应用系统设计u振荡电路(Oscillator)为晶体提供激励和检测的电路u晶振(CrystalOscillator)将晶体、振荡器和负载电容集成在一起，其输出直接为一方波时钟信号。u锁相环电路PLL（Phase-LockedLoops）用于对输入时钟信号进行分频或倍频的电路晶体2．哪些器件需要时钟uDSPØCPU时钟ØEMIF时钟（仅

2、C55x和C6000系列DSP）u串行通信器件ØUARTØUSBØ……u音频／视频器件ØAudioCodec器件ØVideoDecoder和Encoder器件u……3．器件的时钟选项u大多数器件片内均包含振荡电路，只需外加晶体和2个负载电容即可产生所需的时钟信号。也可禁止片内振荡电路，直接由外部提供时钟信号uTIDSP更提供多种灵活的时钟选项：25华中科技大学光电子学院吴裕斌DSP应用系统设计Ø片内／片外振荡器Ø片内PLLØPLL分频／倍频系数可由硬件／软件配置不同的DSP时钟可配置的能力可能不同，使用前应参考各自的数据手册4．时钟电路a．由晶体＋内部振荡器

3、产生InternalOscillatoru优点：Ø电路简单：只需晶体＋2个电容Ø价格便宜，占地小Ø时钟信号电平自然满足要求u缺点：Ø驱动能力差，不能同时供给其他器件使用Ø频率范围小：20KHz～60MHzu注意事项：Ø负载电容：配置正确的负载电容ØC6000、C5510等DSP无OSCb．由晶振(Oscillator)产生u优点：Ø电路简单Ø占地小Ø频率范围宽：1MHz～400MHz25华中科技大学光电子学院吴裕斌DSP应用系统设计Ø驱动能力强：可提供多个器件使用u缺点：Ø成本较高Ø频率生产时已确定，多个独立的时钟需要多个晶振u注意事项：Ø使用时要注意时钟信

4、号电平，一般为5V或3.3V，要求1.8V电平的时钟不能选用，如VC5401、VC5402、VC5409和F281xc．由可编程时钟芯片产生u优点：Ø电路简单、占地小：可编程时钟芯片＋晶体＋2个外部电容Ø多个时钟输出，可产生特殊的频率值，适合于多时钟源的系统Ø驱动能力强：可提供多个器件使用Ø频率范围宽：最大可达200MHzu缺点：Ø成本较高，但对于多时钟源系统来说，总体成本较低u注意事项：Ø输出时钟信号电平一般为5V或3.3Vu常用器件：ØCY22381（3个独立的PLL、3个时钟输出引脚）$1.4ØCY2071A（1个PLL、3个时钟输出引脚）25华中科技

5、大学光电子学院吴裕斌DSP应用系统设计5、时钟信号电气指标u频率u信号电平u时钟上升时间和下降时间u高／低电平脉冲宽度u占空比u驱动能力6．时钟电路选择原则u系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片u单一时钟信号时，选择晶体时钟电路u多个同频时钟信号时，选择晶振u尽量使用DSP片内的PLL，降低片外时钟频率，提高系统的稳定性uC6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路，不能用晶体时钟电路25华中科技大学光电子学院吴裕斌DSP应用系统设计uVC5401、VC5402、VC5409和F

6、281x等DSP时钟信号的电平为1.8V，建议采用晶体时钟电路7．时钟电路设计注意事项u用被动元件滤波方式给时钟电路供电，供电电源加10～100μF钽电容旁路，每个电源引脚加0.01～0.1μF瓷片电容去耦u晶振、负载电容、PLL滤波器等应尽可能靠近时钟器件u在靠近时钟源的地方串接10–50Ω端接电阻，以提高时钟波形的质量二、复位电路1.复位信号的作用2.需要复位信号的电路DSP存储器外围接口芯片可编程逻辑芯片……3.典型DSP复位电路简单的RC电路复位芯片：如TPS3305,TPS3308,IMP811/812三、电源设计1．DSP系统需要的电源种类TID

7、SP上有5类典型电源引脚：①CPU内核（CORE）电源引脚V=1.2—1.9V②I/O电源引脚25华中科技大学光电子学院吴裕斌DSP应用系统设计③PLL电路电源引脚④Flash编程电源引脚（仅C2000系列DSP有）⑤模拟电路电源引脚（仅C2000、C55系列DSP有）2．数字电源和模拟电源3．电源滤波u旁路电容起电荷池的作用，以减少电源上的噪声u大容量电容用电解电容或陶瓷电容，小旁路电容一般采用陶瓷电容u通常每个电源引脚加一个旁路电容，以平滑电源的波动u滤波电容器引脚越短越好25华中科技大学光电子学院吴裕斌DSP应用系统设计4．供电方案及器件选型5．上电次

8、序a．CPU内核先于I/O上电，后于I/O掉电b．C