cmos驻波旋转行波压控振荡器的研究与设计

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5、or:Prof.YumingFangandChangchunZhangFebruary2016摘要现代VLSI系统中，时钟信号质量的好坏对系统性能有重大的影响，因而时钟信号的设计日益受到重视。随着电路频率和集成度的不断提高，时钟分布网络的设计面临着巨大的挑战，高性能的时钟分布网络要求电路具有较小的功耗以及较低的时钟不确定性，即降低时钟信号的偏斜和抖动。使用驻波振荡器和旋转行波振荡器技术可以有效解决时钟的不确定性。本文首先设计了基于标准CMOS工艺环路短接的λ/2驻波振荡器电路，通过理论分析与软件仿真相结合，详细分析了该驻波振荡器电路各模块的工作原理，并设计优化负阻的交

6、叉耦合对结构，给出该驻波振荡器结构在时域和频域的性能仿真及分析。在此基础上，设计基于微带传输线的旋转行波压控振荡器，可以产生多相低功耗高频振荡信号。电路包括差分传输线环模型，驻波振荡单元SWO，基于并联峰化技术的高频输出缓冲三部分。在SWO单元中，采用λ/4的差分传输线代替传统的交叉耦合对中的PMOS负载，并通过电磁场仿真软件对其进行建模，设计得到最优Q值，不但可以提高电路的振荡频率，降低功耗，同时可以优化芯片的版图面积。而对于差分传输线环，经建模仿真和优化，得出传输线谐振腔模型的线宽和间隔对品质因素Q值的曲线。采用前馈技术连接SWO单元和传输线环路，并在连接处引入一

7、段短接线，使NMOS栅端连接超前漏端，实现电流复用，进而降低功耗，同时解决电路旋转波形不确定的问题，本文设计的电路逆时针方向起振。另外针对λ/4的差分传输线进一步改进物理模型，相对前者在调谐范围和相位噪声上具有更优特性。最后基于标准0.18-μmCMOS工艺完成芯片版图设计，尺寸为980µm×1150µm，在1.2V电源电压下，整体电路八路相位输出，相邻相位差为45°，功耗约为24mW。后仿真结果表明：旋转行波压控振荡器的调谐范围为14.06~14.73GHz，在14.5GHz处的相位噪声为-95.04dBc/Hz@1MHz；改进λ/4差分传输线后的