双极型集成电路工艺技术

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1、集成电路工艺技术讲座双极型集成电路工艺技术双极集成电路工艺技术•集成电路中的晶体管和无源器件•工艺和设计的界面－设计手册•PN隔离双极工艺流程•先进双极工艺•工艺和器件模拟在工艺设计中的应用（一）集成电路中的晶体管和无源器件•NPN晶体管结构•外延和隔离•埋层和深集电极•PNP晶体管•集成电阻和电容集成电路中的NPN晶体管集成电路中的PNP体管集成电路中的PNP体管集成电阻金属pn集成电阻•Pinch电阻PbaseNEpiＰ衬底集成电容金属介质层P+N（二）工艺和设计的界面－设计手册•器件和工艺指标•设计规则•简要工艺流程和光刻版顺序•光

2、刻版制作要求•PCM文件•模型参数2um18VspecParameterSymbolMinTypMaxUnitNPNHfe80140250transBvceo1835-VLPNPHfe100250400transBvceo1840-VIsoBVBviso2035-VFieldVthVth182536VCapacit.CAP8.510.612.7PfImplantRIR18.4k23k27.6kΩ2um18VspecItemMinTypMaxSize(um2)RBN()10515019520x200R-Epi()7.35k10.5k13

3、.5k20x200R-DN()15253520x200R-PBAS()1.9k2.15k2.4k20x200R-XBAS()21030039020x200R-IR()18.4k23.0k27.6k20x200R-NEMT()608010020x200设计规则－设计与工艺制作的接口目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，以提高电路的成品率内容：根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、面

4、积等规则，分别给出它们的最小值，2um18V设计规则例BP•aminwidth4um•bclearancetoBN8um2.c2.bISO2.aDuIslammndBPBNyislandISOIslandIsland2um18V设计规则例DeepN+•aMin.Width4.0um•cBNextensionDN1.0um•dClearancetoBP9.0um3.eDN3.d3.b3.aDN3.cBN3.bBPISOIsland2um18V设计规则例Isolation(ISO)•aMin.width4.0•bClearancetoBN8.

5、0um•dClearancetoDN9.0um4.c4.bdumm4.ayIsland4.dISOBNDNISOIsland2um18V设计规则例N+Emitter•a1Min.width4.0um•iPBASextensionNEMT1.5um•jSpaceNEMT3.0umNPNTransistorBNPBAS8.j8.iXBASSNSNIR8.i8.aPBAS8.f8.g8.e8.h8.b8.hXBAS7.aSN8.a8.dDNisland8.cIslandNEMTISO(BP)2um18V设计规则例contact•a1Min.Wi

6、dth2.0um•bXBASextensionBCONT1.0umNEMTNPNSN10.b10.e10.cBCONTTO10.cBCONTTOBCONT10.dBCONTTOXBASPBASBCONTTO10.a1,210.a22um18V设计规则例Metal•aMin.width3.0um•eSpace2.0umunder500umparallelline•fSpace3.0umOver500umparallelline12.gCO12.a12.dM112.cM1CAP12.hSNPAD12.eM112.i12.fBriefProce

7、ssflow&MaskSequence•1Startingmaterial•2Initialoxidation•3BuriedNphoto/etch•4BNimplant•5BNdrive-in•6BuriedPphoto•7BPimplant•8Epigrowth•9Initialoxidation•10DeepN+photo/etch•11POCl3pre-depositionandoxidationBriefProcessflow&MaskSequence•12*Pbasephoto•13*PBASimplant•14*Implan

8、terresistorphoto•15*Resistorimplant•16*ExtrinsicPbasephoto•17*XBASimplant•18Drive-in•19NEmitterp