DSP在片外围电路1

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1、宋华军中国石油大学（华东）信控学院TMS320C54x在片外围电路13.1通用I/O引脚：XF和BIO3.2定时器3.3时钟发生器3.4主机接口3.5串行口3.6外部总线3.7可编程分区开关TMS320C54x在片外围电路23.1通用I/O引脚受软件控制的专用引脚：BIO和XFBIO引脚用法举例：XC2，BIOBIO为低，执行后面一条双字或2条单字指令XF引脚用法举例：SSBXXFRSBXXF3voidmain(){for(;;){asm("ssbxXF");//将XF置1Delay(100);asm("rsbxXF");//将XF清0Delay(100);}}43

2、.2定时器片内定时器方框图PRD：周期寄存器TIM：定时寄存器(-1计数器)TCR：定时器控制寄存器TDDR：定时器分频系数寄存器PSC：定时器预先定标计数器5表定时器的三个寄存器Timer0地址Timer1地址寄存器说明0024H0030HTIM定时器寄存器，每计数一次自动减10025H0031HPRD定时器周期寄存器，当TIM减为0后，CPU自动将PRD的值装入TIM0026H0032HTCR定时器控制寄存器，包含定时器的控制和状态位61、定时器控制寄存器（TCR）2、条件定时器控制寄存器（TCR）的功能3、定时中断的周期4、定时器的用法3.2定时器71、定时器

3、控制寄存器（TCR）（TCR）中包含有定时器的控制位和状态位82、条件定时器控制寄存器（TCR）的功能93、定时中断的周期CLKOUT×（TDDR＋1）×（PRD＋1）其中：CLKOUT－时钟周期TDDR－定时器分频系数PRD－定时器时间常数(周期寄存器)104、定时器的用法关闭定时器只要将TCR的TSS位置1，切断时钟输入，定时器停止工作，减小功耗定时器初始化（1）将TCR的TSS位置1（关闭定时器）（2）加载PRD（3）加载TCR（使TDDR初始化，令TSS位为0，TRB位置1），启动定时器11开放定时中断（1）将IFR中的TINT位置1，清除尚未处理完的定时器

4、中断（2）将IMR中的TINT位置1，开放定时中断（3）将ST1中的INTM位清0，从整体上开放中断复位时TIM和PRD都置成FFFFｈ，定时器的分频系数（TCR和TDDR位）清0，定时器开始工作4、定时器的用法读演示程序123.3时钟发生器组成：内部振荡器和锁相环（PLL）电路两部分参考时钟方法1：外接晶体X1X2/CLKINCrystal方法2：外部时钟信号由引脚X2/CLKIN输入(X1空)1314锁相环工作原理锁相环路是一种反馈电路，锁相环的英文全称是Phase-LockedLoop,简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。锁相环在工作

5、的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。153.3时钟发生器3.3.1硬件配置PLL3.3.2软件可编程PLL163.3.1硬件配置PLL硬件配置PLL：通过C54x的3个引脚CLKMD1、CLKMD2和CLKMD3的状态，选定时钟方式：不用PLL时，CPU的时钟频率等于晶体振荡器频率或外部时钟频率的一半；若用PLL时，CPU的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N（PLLN），使用PLL可以使用比CPU时钟低的外部时钟信号，以减少高速开关时钟所造

6、成的高频噪声。17时钟方式的配置183.3.2软件可编程PLL软件可编程PLL具有高度的灵活性其时钟定标器提供各种时钟乘法器系数，并能直接接通和关断PLLPLL的锁定定时器可以用于延迟转换PLL的时钟方式直到锁定为止。通过软件编程，可选用两种时钟方式PLL方式：其比例系数共31种,靠锁相环电路完成分频（DIV）方式：其比例系数为1/2和1/4,在此方式下，片内PLL电路不工作以降低功耗19复位时的时钟方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器时钟方式000E007H乘15，内部振荡器工作，PLL工作0019007H乘10，内部振荡器工作，

7、PLL工作0104007H乘5，内部振荡器工作，PLL工作1001007H乘2，内部振荡器工作，PLL工作110F007H乘1，内部振荡器工作，PLL工作1110000H乘1/2，内部振荡器工作，PLL不工作101F000H乘1/4，内部振荡器工作，PLL不工作011…保留20时钟方式寄存器CLKMD各位域功能21比例系数与CLKMD的关系PLLNDIVPLLDIVPLLMUL比例系数0X0～140.50X150.25100～14PLLMUL+110151110或偶数(PLLMUL+1)÷211奇数PLLMUL÷422时钟频率CPU时钟频率CLKOUT晶体振荡频