数字电路7..2

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1、BistableElements（双稳态元件）QQ_LIthastwostablestates：Q=1andQ=0——bistablecircuit（双稳电路）Whenpowerisfirstappliedtothecircuit,itrandomlycomesupinonestateortheotherandstaysthereforever.1亚稳态的存在使电路的状态可能出现不确定性。稳态稳态亚稳态Randomnoisewilltendtodriveacircuitthatisoperatingatthemet

2、astablepointtowardoneofthestableoperatingpoints.从一个“稳态”转换到另一个“稳态”需加一定宽度的脉冲（足够的驱动）。MetastableBehavior（亚稳态特性）Vin1Vout1=Vin2=Vout22S-RLatchSQRQNLogicsymbolResetSet清0置100011011SRlaststate011000QQNFunctiontableSQRQQQNRS000001010011100101110111SR01001100QQ*状态转移真值表3S

3、-RLatchS_L=R_L=111100100S_LR_Llaststate011011QQNFunctiontableretainpreviousstateS_L=1,R_L=0Q=0,QN=1S_L=0,R_L=1Q=1,QN=0S_L=R_L=0Q=QN=1，不定状态SR清0置1禁止状态SQRQLogicsymbolQQNS_LR_L4S-RLatchwithEnableSRC0XX100101110111CSRlaststatelaststate011011QQNFunctiontable(1)C=0,r

4、etainpreviousstate(2)C=1,likeanS-Rlatch注意：当S=R=1时，若C由10，则下一状态不可预测。QQNS_LR_L清0置1禁止状态SCRQQLogicsymbol5DLatchD=1时，Q=1C=0，QQNSRDC输出状态保持不变；输出随输入状态而改变。C=1，D=0时，Q=0Q=Dtransparentlatch透明锁存器DQCQLogicsymbolCDQQN100111100XFunctiontablelaststate6QDCtpLH(CQ)tpHL(DQ)tpLH(D

5、Q)tpHL(CQ)tsetupsetuptime建立时间tholdholdtime保持时间ThereisawindowoftimearoundthefallingedgeofCwhentheDinputmustnotchange.propagationdelay:tpLH(CQ),tpHL(CQ),tpHL(DQ),tpLH(DQ)DLatchTypicaloperation7ApplicationofLatchDQCQDQCQDQCQDQCQDIN[3:0]WRDOUT[3:0]RD——memoryunit8只

6、用一片1位全加器实现？XYCICOSXYCICOSXYCICOSC0S0S1SnX0Y0X1Y1XnYn串行加法器C1C2C1S0X0Y0C0XYCICOSC2S1X1Y1C1反馈C3S2X2Y2C2利用反馈和时钟控制ApplicationofLatchIterativeCircuit9XYCICOSXYCICOSXYCICOSC0S0S1SnX0Y0X1Y1XnYn串行加法器C1C2暂存XYCICOSCi+1SiXiYiCi时钟控制利用锁存器暂存运算结果。ApplicationofLatchIterativeCi

7、rcuit10暂存XYCICOSCi+1SiXiYiCi时钟控制利用锁存器暂存运算结果。QDQCXYCISiCi+1XiYiCiSCOCLK串行输入、串行输出需要有效的时钟控制ApplicationofLatchIterativeCircuit11DFlip-flop（D触发器）DQCQDQCQQQNDCLK(1)CLK=0时，(2)CLK=1时，主锁存器工作，接收输入信号Qm=D;从锁存器不工作，输出Q保持不变.主锁存器不工作，Qm保持不变;从锁存器工作，将Qm传送到输出端.主master从slaveQm12DC

8、LKQQmDQCQDQCQQQNDCLK主master从slaveQmDFlip-flop（D触发器）13DCLKQDCLKQQN001110X0laststateX1laststatefunctiontableDQCLKQlogicsymboledge-triggeredbehaviorPositive-edge-triggeredDflip-flop(正