数字电路7..1

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1、逻辑电路分为两大类：combinationallogiccircuit（组合逻辑电路）sequentiallogiccircuit（时序逻辑电路）任何时刻的输出仅取决于当时的输入。任一时刻的输出不仅取决于当时的输入，还取决于过去的输入序列。电路特点：无反馈回路、无记忆元件电路特点：有反馈回路、有记忆元件1LatchesandFlip-flopsClockedSynchronousState-MachineAnalysisClockedSynchronousState-MachineDesignChapter7SequentialLogicDesignPrinciples（时序

2、逻辑设计原理）27.1BistableElements（双稳态元件）QQ_LIthastwostablestates：Q=1andQ=0——bistablecircuit（双稳电路）Whenpowerisfirstappliedtothecircuit,itrandomlycomesupinonestateortheotherandstaysthereforever.3Vin1Vout1Vin2Vout2Vout2Vin2=Vin2=Vout2stable稳态metastable亚稳态QQ_LVin1Vout1Vin2Vout2AnalogAnalysis（模拟分析）4亚稳态

3、的存在使电路的状态可能出现不确定性。稳态稳态亚稳态Randomnoisewilltendtodriveacircuitthatisoperatingatthemetastablepointtowardoneofthestableoperatingpoints.从一个“稳态”转换到另一个“稳态”需加一定宽度的脉冲（足够的驱动）。MetastableBehavior（亚稳态特性）Vin1Vout1=Vin2=Vout257.2LatchesandFlip-Flops（锁存器与触发器）Latchchangeitsoutputsaccordingtoitsinputsdirectly

4、atanytime.Flip-Flopchangeitsoutputsonlywhenaclockingsignalischanging(attheedgeofaCLKsignal).S-RLatchDLatchDFlip-FlopJ-KFlip-FlopTFlip-FlopContents:——basicbuildingblocksofmostsequentialcircuits6QQNRS（1）S=R=0Thecircuitretainspreviousstate.00QQLNORgatenotgateQ*=QQN*=QNNextstate（新态）Presentstat

5、e（原态）S-RLatchPrinciples:7QQNRS10（2）S=0,R=1a.原态：Q=0，QN=101新态：Q*=0，QN*=1b.原态：Q=1，QN=0新态：Q*=0，QN*=1锁存器清0：Q*=0QN*=1即使S,R无效(=0),锁存器仍能锁定0态.Reset10(a)QQNRS1001(b)0101S-RLatchPrinciples:8QQNRS01（3）S=1,R=0a.原态：Q=1，QN=010新态：Q*=1，QN*=0b.原态：Q=0，QN=1新态：Q*=1，QN*=0锁存器置1：Q*=1QN*=0即使S,R无效(=0),锁存器仍能锁定1态.Set0

6、1(a)QQNRS0110(b)0110S-RLatchPrinciples:9QQNRS（4）S=R=100Q*=QN*=0当S,R无效(=0)时，11QQN00状态不确定！“禁止”S-RLatchPrinciples:10…10…10S-RLatchSQRQNLogicsymbolResetSet清0置100011011SRlaststate011000QQNFunctiontableSQRQQQNRS000001010011100101110111SR01001100QQ*状态转移真值表11tpw(min)00011011SRlaststate011000Q

7、QNSRQtpLH(SQ)tpLH(RQ)SRQQNpropagationdelay禁止输入Typicaloperationminimum-pulse-width12S-RLatchS_L=R_L=111100100S_LR_Llaststate011011QQNFunctiontableretainpreviousstateS_L=1,R_L=0Q=0,QN=1S_L=0,R_L=1Q=1,QN=0S_L=R_L=0Q=QN=1，不定状态SR清0置1禁止状态SQRQLogicsymbolQQNS_LR