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1、基于FPGA的两种DDS实现引言DDS(DirectDigitalFreqiaencySynthesizers)/'*泛应用于雷达系统、数字通信、电子对抗、电子测量等民用军用设备中。它是随着半导体技术和数字技术的快速发展而发展起来的新型的频率合成技术，与传统的VCO+PLL的模拟方式产生所需频率相比，DDS技术具有频率分辨率高，相位噪声低，带宽较宽，频谱纯度好等优点。这些技术指标在一个系统中是至关重要的，决定着一个系统的成败。1DDS的基本原理1.1频率合成方式的基本原理DDFS是根据余弦函数相位和幅值的对应关系，从相位出发，rtl不同的相位给出不同的
2、电压幅值，再经过D/A变换和滤波最后得到一定频率和调频率的模拟信号。由此可见，DDS有很多功能模块组成,如图1所示。频率控制宇5图1DDS原理流程若相位累加器有N位，时钟频率为fclk,频率控制字为FCW。N位的相位累加器可以对时钟频率进行2N分频，所以DDS的精度可以达到：A/=fc[J2N(1)频率控制字是用来控制累加器的步进的，累加器的步进为=FCW*—2，vo假设初始的相位偏移二0,则经过N个时钟周期后相位累加器的输出e二2n*FCW*N*(l/2N)。在相位步进△()时，完成2兀的相位变化即为完成一个输出周期，所以20/△&*Tclk二TO,
3、GP：=加FCW(2)可见调节FCW可以任意地按照要求改变输出频率，这就达到了频率合成的目的。1.2直读方式DDS的原理直读法(DDWS)I作流程是，把所需要的DDS的波形，直接用Matlab抽样量化，然后把量化的数据直接存储到FPGA的BlockRAM中，再在时钟频率的控制下直接从BlockRAM中读取数据，D/A后输出原来波形。2数字实现2.1DDFS的数字实现由于D/A之前都是数字部分，为了分析其原理数字控制的实现过程，参考如图2所示结构。2累加器相位累加器是由一个加法器和一个寄存器构成，假设累加器位数N二6,那么000000代表0弧度，0000
4、01代表弧度，相应的000010代表(2ji/64)*2弧度,111111代表(2兀/64)*63弧度。若频率控制字FCW二000011,并且累加器中的初始相位为0,则经过N二21个时钟周期后形成的二进制序列为000000,000011,111111,对应的相位分别为0,(2n/64)*3,…，(2兀/64)*63。当第22个时钟周期到来时，加法器溢出，所有位数重置为0,另一个循环周期开始。查找表可以用FPGA中BlockRAM做成，前面的二进制序列作为地址，相位对应的幅度值作为地址对应的值存储起来，这样在时钟频率的控制下通过二进制序列可从BlockR
5、AM中读取相应的幅值，经过D/A后就为所需要的模拟波形。图3为FPGA综合后的RTL级电路图。
6、DATA[27.0]J>1WE~>
7、CLK>Ia[UT>—DATA[27:0]SiNE(9:OJCOS1NE[9:0]WEA(4:0]CLK
8、SINE[9:0f2>
9、CQSINE(9:0]^>图3合成方式DDS的RTL级电路1.2DDWS的数字买现DDWS的数字实现较为简单，把通过Matlab抽样量化后的数据直接保存为.BAT数据格式，然后在FPGA中用IP核的BlockRAM生成一个ROM,把数据存储进去，这样就可以根据时钟要求输出需要的数据了。图4为FP
10、GA仿真后的RTL级电路图。IRAMDDS2Mp0UTA[7..0]>CLKA[7.0亡A~
11、直读方戎RTI,级电路图3DDS的性能指标2.1频率分辨率对于频率合成方式的DDS,只要是累加器的位数足够多，理论上可以达到任意无限高的频率分辨率。由式(1),若N二39,fclk二1,分辨率可达到0.00018Hz。但是对于直读方式，分辨率是受到硬件D/A速度限制的，一般如果用四倍的频率速度釆集和恢复，分辨率只能达到0.25Hzo1.2SFDR最常用的评价DDS工作性能的参数是带外抑制比(SFdR),它是指有效信号的频谱幅度与噪声频谱幅度的最大值Z差。实际的
12、频谱合成方式的DDS在累加器的输出和查找表之间还有个相位折断的过程。若累加器的输出A为N位，查找表的输入B为M位，一般情况下N〉M,这是为了节约查找表的空间。止是由于这种相位折断才降低了SFDR,使得DDS的性能变坏。以上参数都是可以根据实际的要求估算出来的,例如要产生一个4MHz、分辨率为0・4Hz、带外抑制比为60dB的正弦信号，时钟频率为100MHzo那么根据式(2),可以得到N二11；根据实际经验，查找表的每位可以产生6dB的抑制比，所M二60/6=10bo由于直接读取法DDS不存在相位折断的问题，所以往往能得到比较好的SFDRo3.3信噪比由
13、于SFDR只与最大噪声的频谱幅度有关，所以相同的SFDR可能有不同的频谱纯度，为此引入了另外一
