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1、实验报告实验课程：EDA技术2012年12月27日目录实验一一位全加器实验二模可变计数器实验三数字时钟实验四序列发生和检测实验五交通灯控制实验六16*16点阵显示·南昌大学实验报告学生姓名：邱永洪学号：6100210026专业班级：中兴101实验类型：□验证□综合■设计□创新实验日期：2012、10、12实验一一位二进制全加器设计实验一、实验目的1、学习QuartusII的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用；2、熟悉设备和软件，掌握实验操作。二、实验内容与要求（1）在利用VHDL编辑程序实现半加器和或门，
2、在主层中进行应用。熟悉层次设计概念；（2）给出此项设计的仿真波形；（3）参照实验板的引脚号，选定和锁定引脚，编程下载，进行硬件测试。三、设计思路1，一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为absoco0000011010101101其中a为被加数，b为加数，co为本位向高位进位，so为本位和因而可得表达式为：co=ab而so=ab+ab=a⊕b其VHDL文本如下LIBRARYIEEE;--半加器描述(1)：布尔方程描述方法USEIEEE.STD_LOGIC_1164.AL
3、L;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;2，而全加器的真值表如下;ainbincincountsum0000000101010010111010001101101101011111其中ain为被加数，bin为加数，cin为低位向本位的进位，count为本位向高位的借位，s
4、um为本位和所以，一位全加器的表达式如下： Sum=ain⊕bin⊕cin count=ainbin+cinain+cinbin3，或门VHDL文本如下LIBRARYIEEE;--或门逻辑描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;四、VHDL文本输入法设计常用的硬件描述语言（HDL）就
5、是VHDL语言，同原理图设计方法类似，首先打开QuartusII7.2建立工程文件,然后选择菜单File->New，在DeviceDesignFiles标签选项框中选择VHDLFile。LIBRARYIEEE;--半加器描述(1)：布尔方程描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOT
6、b));co<=aANDb;ENDARCHITECTUREfh1;LIBRARYIEEE;--或门逻辑描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;LIBRARYIEEE;--1位二进制全加器顶层设计描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPOR
7、T(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adder--调用半加器声明语句PORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;--定义3个信号作为内部的
8、连接线。BEGINu1:h_adderPORTMAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句u2:h_adderPORTMAP(a=>e,b=>cin,co=>f,so=>sum
