eda技术p3-vhdl简介课件

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1、EDA技术VHDL简介1VHDL简介IntroductionofVHDL本部分将通过一些简单的实例程序代码介绍VHDL语言的基本特性介绍VHDL的基本设计单元实体：定义设计系统的外部接口信号结构体：描述设计实体的逻辑功能VHDL语言的基本数据类型标准逻辑：std_logic标准逻辑矢量：std_logic_vector2实体先以与非门的设计开始。首先，我们要描述设计器件的对外接口。主要是描述端口说明，即，该设计实体的输入、输出信号3.1AsimpleexampleinVHDL1.EntityWewillstartoffwithaNANDgate.Thefirstthin

2、gistosaywhatthedevicelooksliketotheoutsideworld.Thisbasicallymeansdescribingitsportmap,i.e.thesignalsthatflowinandoutofit.BlockdiagramoftheNANDgate(与非门框图)简单例子33.1AsimpleexampleinVHDLTodescribethisinVHDL,weuseanentitydeclaration.ENTITYnandgateISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTI

3、TYnandgate;Eachofthesignalsintheportmapisdeclaredashavingamodeandatype.ThemodecanbeINorOUT,andsimplysayswhetherthesignalisaninputoranoutput.我们用VHDL实体声明来描述这个器件以关键词ENTITY引导描述电路器件外部情况及各信号端口基本性质以关键词END结尾实体实体名端口说明中每个信号都须声明端口模式和数据类型。端口说明端口模式可以是IN或OUT简单的说信号是输入还是输出。简单例子43.1AsimpleexampleinVHDL

4、▲语法1:声明实体格式：ENTITY实体名IS[GENERIC(参数名：数据类型）][PORT(端口名表）]ENDENTITY实体名;●注意标点符号，定义实体最后加分号。●实体名是自定义的该电路器件名，最好根据电路功能来取名；●不能用数字或中文定义实体名●实体名不能与EDA工具库中已定义好的元件名重名●实体名不能用数字起头程序结构类语法最后分号符合VHDL’93版语法要求，VHDL’87版无要求，简单例子参数传递说明端口说明53.1AsimpleexampleinVHDL▲语法2:端口说明语句格式：PORT（端口名,…端口名:端口模式数据类型；…端口名,…端口名:端口模

5、式数据类型）；●是对一设计实体界面的说明，其与外部电路接口通道的说明。●注意端口模式有四种IN：输入端口OUT:输出端口INOUT：双向端口BUFFER：缓冲端口（可回读自己的输出状态）实体说明语句之一程序结构类语法最后分号无分号简单例子63.1AsimpleexampleinVHDLThetypeSTD_LOGICrepresentsasignalthatcanavalueof‘0’,‘1’,‘X’,‘U’,‘Z’,‘W’,‘L’,‘H’,‘-’.STD_LOGICisthenormalwaytodescribelogicsignalsthatappearatthei

6、nputoroutputofgates,oratwiresinbetweenthem.‘0’,‘1’StrongLogic强逻辑0，1‘X’Strongunknown强未知‘Z’High-impedance高阻‘U’uninitialized未初始化的‘W’WeakUnknown弱未知‘L’,‘H’WeakLogic弱逻辑0，1‘-’Ignore忽略标准逻辑类型STD_LOGIC取值可是‘0’,‘1’,‘X’,‘U’,‘Z’,‘W’,‘L’,‘H’,‘-’数字器件中实现的只有这4种STD_LOGIC通常用来表示输入、输出端及其连线上的逻辑信号。简单例子73.1Asimp

7、leexampleinVHDL2.ArchitectureNowthatwehavedescribedtheinputsandoutputs,weneedtosaywhatthedevicedoes,i.e.howitsoutputsrespondtoitsinputs.ARCHITECTUREsimpleOFnandgateISBEGINc<=aNANDb;ENDARCHITECTUREsimple;TheARCHITECTUREstatementsayswhatgoesoninsidenandgate.结构体我们已描述了输入和输出端口