vhdl数字钟程序-数字时钟的VHDL设计.doc

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1、时钟vhdl     vhdl与数字电路设计     vhdl数字系统设计     vhdl数字钟程序     数字频率计vhdlvhdl数字钟     vhdl数字钟设计     数字锁相环vhdl     数字秒表vhdl我们做实验要用把程序发到这里算了`无错无警告一、设计目的1.掌握各类计数器及将它们相连的方法；2.掌握多个数码管动态显示的原理与方法；3.掌握用FPGA技术的层次化设计方法；4.进一步掌握用VHDL硬件描述语言的设计思想；5.了解有关数字系统的设计。二、设计要求基本要求：1、24小时计数显示；2、具有校时功能（时，分）；附加要求：1、实现

2、闹钟功能（定时，闹响）；三、源代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityszzisport(clk:instd_logic;       clk1:instd_logic;       md1:instd_logic;       md2:instd_logic_vector(1downto0);       speak:outstd_logic;       dout:outstd_logic_vector(6downto0);       se

3、lout:outstd_logic_vector(2downto0));endszz;architectureoneofszzissignalsel:std_logic_vector(2downto0);signalhou1:std_logic_vector(3downto0);signalhou2:std_logic_vector(3downto0);signalmin1:std_logic_vector(3downto0);signalmin2:std_logic_vector(3downto0);signalseth1:std_logic_vector(

4、3downto0);signalseth2:std_logic_vector(3downto0);signalsetm1:std_logic_vector(3downto0);signalsetm2:std_logic_vector(3downto0);signalsec1:std_logic_vector(3downto0);signalsec2:std_logic_vector(3downto0);signalh1:std_logic_vector(3downto0);signalh2:std_logic_vector(3downto0);signalm1

5、:std_logic_vector(3downto0);signalm2:std_logic_vector(3downto0);signals1:std_logic_vector(3downto0);signals2:std_logic_vector(3downto0);-------------------------------------------------begin----------------------------------------------模6计数choice:process(clk1)beginifclk1'eventandclk

6、1='1'thenifsel="101"thensel<="000";elsesel<=sel+1;endif;endif;endprocesschoice;-----------------------------------------------小时十位h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2)beginifclk'eventandclk='1'thenif(hou1="0010"andhou2="0011")and(min1="0101"andmin2="1001")and(sec1="0101

7、"andsec2="1001")     thenhou1<="0000";elsifhou1="0010"andhou2="0011"andmd1='0'andmd2="01"then--当时间为23点且处于校时状态时hou1<="0000";elsif(hou2="1001"and(min1="0101"andmin2="1001")and(sec1="0101"andsec2="1001"))or(hou2="1001"andmd1='0'andmd2="01")    thenhou1<=hou1+1;endif;endif;endprocessh11

8、0;-----------------