数字钟VHDL程序

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1、大连理工大学本科实验报告题目:数字钟的VHDL设计课程名称：数字电路课程设计学院（系）：电子信息与电气工程学部专业：电子信息工程班级：学生姓名：学号：完成日期：成绩：2013年12月15日12数字钟的VHDL设计1.设计任务及要求：设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：（1）设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。（2）在整点进行提示，可通过LED闪烁实现，闪烁频率及花型可自己设计。（3）能够调整小时和分钟的时间，调整的形式为通过按键进行累加。（4）具有闹钟功能，闹钟

2、时间可以任意设定（设定的形式同样为通过按键累加），并且在设定的时间能够进行提示，提示同样可以由LED闪烁实现设计要求：（1）编写设计报告，要求包括方案选择、程序代码清单、调试过程、测试结果及心得体会。2.设计原理时显示器秒显示器分显示器时译码器秒译码器分译码器报时时计数器分计数器秒计数器校时电路1HZ分频器振荡器图1数字钟的系统框图该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采

3、用六十进制计数器，每累计60分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时。123.设计过程3.1.设计思路时钟脉冲信号作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器是计满24后，系统自动复位重新开始计数。计数器的输出经译码电路后送到显示器显示。可以用校时电路进行校时。整

4、点报时电路在每小时的最后50秒开始报时间隔一秒报一次时直至下一小时开始。3.2.数字钟的设计方案数字钟的设计包括编码模块、分频模块、秒计时模块、分计时模块、小时计时模块、闹钟模块和报时模块。该数字钟可以实现3个功能：计时功能、报时功能、闹铃和设置时间功能。3.2.1.编码模块编码模块主要是对时、分、秒的设置输入。3.2.2.分频模块在数字钟的设计中，外部输入时钟信号clk1的频率为50Mhz，其分频后的频率为clk，使其分频结果为1hz，用来提供给秒计时模块、分计时模块、小时计时模块。3.2.3.秒计时模块将“秒计时脉冲”clk接信号源单元的1HZ脉冲信号，此时秒显示将

5、从00计时到59，然后回到00，重新计时。在秒位进行计时的过程中。秒计时器是由一个60进制的计数器构成的，具有置数和计数功能。其中reset为置数信号，当reset为1时，秒计时器置数。clk为驱动秒计时器的时钟，sec2、sec1为秒计时器的高位和低位输出。3.2.4.分计时模块分计时电路：将“分计时脉冲”clk接信号源单元的c1脉冲信号，此时分显示将从00计时到59，然后回到00，重新计时。在分位进行计时的过程中。分计时器是由一个60进制的计数器构成的，具有置数和计数功能。其中rese为置数信号，当reset为1时，分计时器置数。fen4、fen3为分计时器的高位和

6、低位输出。3.2.5.小时计时模块将“小时计时脉冲”clk接信号源单元的c2脉冲信号，此时小时显示将从00计时到23，然后回到00，重新计时。时计时器是由一个24进制的计数器构成的，具有置数和计数功能。其中的reset为置数信号，当reset为1时，时计时器置数。shi6、shi5为时计时器的高位和低位输出。3.2.6.报时模块当分位到59时，秒位计到51秒、53秒、55秒、57秒、59秒时报时一次，而后小时位加1。3.2.7.VHDL引脚分配图124.源程序4.1.数字钟整体程序整个程序分为六个部分，分别为分频部分、校时部分、秒部分、分部分、小时部分和报时部分。4.2

7、.VHDL程序及波形分析4.2.1.VHDL程序libraryieee;--count60useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount60isport(clk:instd_logic;reset:instd_logic;set:instd_logic;inc:instd_logic;out1:outstd_logic_vector(3downto0);12out2:outstd_logic_vector(3downto0);c:outstd_lo