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《流水线技术原理和Verilog HDL实现.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、流水线技术原理和VerilogHDL实现所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。 如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计方法来提高系统的工作频率。 下面用8位全加器作为实例，分别列举了非流水线方法、2级流水线方法和4级流水线
2、方法。（1）非流水线实现方式moduleadder_8bits(din_1,clk,cin,dout,din_2,cout);input[7:0]din_1;inputclk;inputcin;output[7:0]dout;input[7:0]din_2;outputcout;reg[7:0]dout;regcout;always@(posedgeclk)begin{cout,dout}<=din_1+din_2+cin;endendmodule（2）2级流水线实现方式：moduleadder_4bits_2steps(cin_a,ci
3、n_b,cin,clk,cout,sum);input[7:0]cin_a;input[7:0]cin_b;inputcin;inputclk;outputcout;output[7:0]sum;regcout;regcout_temp;reg[7:0]sum;reg[3:0]sum_temp;always@(posedgeclk)begin{cout_temp,sum_temp}=cin_a[3:0]+cin_b[3:0]+cin;endalways@(posedgeclk)begin{cout,sum}={{1'b0,cin_a[7:
4、4]}+{1'b0,cin_b[7:4]}+cout_temp,sum_temp};endendmodule注意：这里在always块内只能用阻塞赋值方式，否则会出现逻辑上的错误！（3）4级流水线实现方式：moduleadder_8bits_4steps(cin_a,cin_b,c_in,clk,c_out,sum_out);input[7:0]cin_a;input[7:0]cin_b;inputc_in;inputclk;outputc_out;output[7:0]sum_out;regc_out;regc_out_t1,c_out
5、_t2,c_out_t3;reg[7:0]sum_out;reg[1:0]sum_out_t1;reg[3:0]sum_out_t2;reg[5:0]sum_out_t3;always@(posedgeclk)begin{c_out_t1,sum_out_t1}={1'b0,cin_a[1:0]}+{1'b0,cin_b[1:0]}+c_in;endalways@(posedgeclk)begin{c_out_t2,sum_out_t2}={{1'b0,cin_a[3:2]}+{1'b0,cin_b[3:2]}+c_out_t1,sum_
6、out_t1};endalways@(posedgeclk)begin{c_out_t3,sum_out_t3}={{1'b0,cin_a[5:4]}+{1'b0,cin_b[5:4]}+c_out_t2,sum_out_t2};endalways@(posedgeclk)begin{c_out,sum_out}={{1'b0,cin_a[7:6]}+{1'b0,cin_b[7:6]}+c_out_t3,sum_out_t3};endendmodule总结：利用流水线的设计方法，可大大提高系统的工作速度。这种方法可广泛运用于各种设计，特别
7、是大型的、对速度要求较高的系统设计。虽然采用流水线会增大资源的使用，但是它可降低寄存器间的传播延时，保证系统维持高的系统时钟速度。在实际应用中，考虑到资源的使用和速度的要求，可以根据实际情况来选择流水线的级数以满足设计需要。 这是一种典型的以面积换速度的设计方法。这里的“面积”主要是指设计所占用的FPGA逻辑资源数目，即利用所消耗的触发器（FF）和查找表（LUT）来衡量。“速度”是指在芯片上稳定运行时所能达到的最高频率。面积和速度这两个指标始终贯穿着FPGA的设计，是设计质量评价的最终标准。Verilog语言实现流水线设计四位全加器，在此
8、举例说明流水线算法的思想module add4v(a,b,ci,s,co); input[3:0] a; input[3:0] b; input ci; output[3:
