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时间:2021-12-28
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1、逻辑设计心得[五篇]第一篇:逻辑设计心得序很早之前就想对这几个月工作经历写的东西,一是作为自己的总结,二是自己也很想将自己这段时间的一些经历和大家分享一下,希望对初学者而言能使得他们能少走一些弯路。只是公司里的事情很多,最近经常加班,所以一直拖到现在。能来到这家公司应该是一种缘份--缘起nios。当初三月份altera来我们学校建立sopc实验室的时候自己还不知道nios是什么东西,只是想在altera的fae讲完nios后多问他几个时序约束的问题,然后拷一份ppt回去。但是想不到因为那一份nios的培训资料,我认识了edacn上的cawan,他给我讲了很多nios的东西
2、,之后是丁哥在soc版帖了位nios大赛的通知,然后我和队友就去报了名,并去川大参加了nios的培训,认识了峻龙的fae------o
3、>
4、
5、
6、/clk
7、--------
8、---------10)禁止用计数器分频后的信号做其它模块的时钟,而要用改成时钟使能的方式,否则这种时钟满天飞的方式对设计的可靠性极为不利,也大大增加了静态时序分析的复杂性。如fpga的输入时钟是25m的,现在系统内部要通过rs232与pc通信,要以rs232_1xclk的速率发送数据。不要这样做:always(posedgers232_1xclkornegedgerst_n)begin...en
9、d而要这样做:第2页共2页免责声明:图文来源于网络搜集,版权归原作者所以若侵犯了您的合法权益,请作者与本上传人联系,我们将及时更正删除。always(posedgeclk_25mornegedgerst_n)begin...elseif(rs232_1xclk==1’b1)...end11)状态机要写成3段式的(这是最标准的写法),即...always@(posedgeclkornegedgerst_n)...current_state第2页共2页免责声明:图文来源于网络搜集,版权归原作者所以若侵犯了您的合法权益,请作者与本上传人联系,我们将及时更正删除。
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