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时间:2018-07-23
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1、分类号TP000.0学号GS00000000UDC密级公开工程硕士学位论文DVB-S2中BCH码编译码器设计与仿真实现硕士生姓名(姓名)学科领域(领域名称)研究方向(研究方向名称)指导教师(导师姓名职称)(协助导师姓名职称)国防科学技术大学研究生院二〇一三年一月论文书脊(此页只是书脊样式,学位论文不需要印刷本页。)基于在线社会网络的装备信息获取关键技术研究国防科学技术大学研究生院ThedesignationandsimulationofBCHencoderanddecoderinDVB-S2Candidate:(Can
2、didate’sName)Advisor:(Advisor’sName)AthesisSubmittedinpartialfulfillmentoftherequirementsfortheprofessionaldegreeofMasterofEngineeringin(DomainTitle)GraduateSchoolofNationalUniversityofDefenseTechnologyChangsha,Hunan,P.R.China(January,2013)(此页放置《独创性声明》和《学位论文版权使用
3、授权书》复印件,其原件存放在学位申请材料中。)目录摘要vABSTRACTvi第一章绪论71.1研究背景71.2国内外研究现状81.3课题研究内容91.4文章组织结构10第二章BCH码的编码原理和算法研究112.1DVB-S2的纠错码技术112.2BCH码的编译码原理132.2.1数学基础132.2.2线性分组码152.2.3循环码182.2.4BCH码192.3BCH码的纠错原理202.3.1信道编码定理202.3.2有限域理论21第三章DVB-S2中BCH算法的研究243.1编码算法243.1.1矩阵运算编码算法25
4、3.1.2多项式运算编码算法253.2译码算法263.2.1伴随式计算263.2.2求错误位置多项式273.2.3求的根并纠错34第四章高速BCH码编译码器设计354.1编码器设计354.1.1串行编码器设计354.1.2并行编码器设计394.2译码器设计434.2.1有限域乘法器的设计44第vi页4.2.2串行译码器的设计484.2.3并行译码器的设计55第五章高速BCH码编译码器硬件仿真实现575.1编码器的仿真575.1.1串行编码器的仿真和综合575.1.2并行编码器的仿真和综合585.2译码器的仿真595.2
5、.1串行译码器的仿真和综合605.2.2并行译码器的仿真和综合615.3DVB-S2中BCH和LDPC级联码的性能研究625.3.1DVB-S2中BCH码的纠错性能625.3.2DVB-S2中LDPC码的纠错性能635.3.3BCH+LDPC级联码的纠错性能645.4级联码中LDPC码GPU仿真性能655.4.1LDPC码655.4.2译码算法简介665.4.3仿真结果67第六章总结与展望696.1课题总结696.2课题展望69致谢71参考文献72第vi页表目录表2.1DVB-S2中普通FEC帧参数12表2.2DVB-
6、S2中短FEC帧参数12表2.3生成的15表4.1普通帧中的16次最小多项式[4]36表4.2短帧中的14次最小多项式[4]37表4.3码率与MODCOD值对照表[4]38表4.4DVB-S2中最小多项式的所对应的次数小于24根50表5.1串行编码器综合结果58表5.2并行编码器综合结果59表5.3串行译码器综合结果60表5.4并行译码器综合结果61表5.5普通帧格式下BCH码的码率62第vi页图目录图1.1DVB-S2中上行链路系统结构图[4]3图2.1DVB-S2中FEC帧格式8图2.2与的关系17图3.1BM算法
7、流程图27图3.2改进BM算法流程图29图3.3Euclid算法流程图30图3.4ME算法流程图31图4.1编码器外部接口图35图4.2BCH码的编码器电路[20]36图4.3并行BCH编码器简化结构图39图4.4DVB-S2中BCH译码器体系结构46图4.5基于有限域乘法的伴随式计算电路47图4.6最小多项式除法的伴随式计算电路48图4.7迭代运算示意图49图4.8ME运算硬件结构图49图4.9钱搜索电路结构50图4.10串行译码器流水拍数51图4.11p位并行伴随式计算单元[25][41]53图4.12简化后的位并
8、行伴随式计算电路53图4.13p位并行钱搜索电路结构[25][42][43]54图5.1串行编码器仿真波形图55图5.2并行编码器仿真波形图56图5.3译码器正确性仿真系统结构57图5.4串行译码器仿真波形图57图5.5并行译码器仿真波形图58图5.6DVB-S2中BCH码的误比特率性能60图5.7DVB-S2中LDPC码的误比特
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