VHDL实验半加器等等指导书

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1、实验一半加器和全加器的设计一、实验目的1、掌握图形的设计方式；2、掌握自建元件及调用自建元件的方法；3、熟练掌握MAXPLUSII的使用。二、实验内容1、熟练软件基本操作，完成半加器和全加器的设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、半加器的设计半加器只考虑了两个加数本身，没有考虑由低位来的进位。半加器真值表：被加数A加数B和数S进位数C0000011010101101半加器逻辑表达式：；2.全加器的设计全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表：0000000110010101501

2、10110010101011100111111全加器逻辑表达式：；3、利用半加器元件完成全加器的设计（1）图形方式其中HADDER为半加器元件。四、实验步骤1、完成图形半加器设计。2、完成VHDL半加器设计与仿真（记录仿真波形）。3、完成VHDL全加器设计与仿真（记录仿真波形）。4、利用半加器元件进行图形的全加器设计。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？15实验二二位加法计数器的设计一、实验目的1、掌握二位加法计数器的原理；2、掌握二位加法计数器的VHDL描述。3、深入理解VHDL中元件例化的意义。二、实验内容1、完成带进位功能二位加

3、法计数器的VHDL设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。2、元件的例化就是元件的调用，是层次化设计的基础。具体设计程序由学生自己完成。四、实验步骤1、了解二位加法计数器的工作原理。2、用VHDL文本方式设计二位加法计数器。3、进行二位加法计数器的设计仿真（记录仿真波形）。4、进行二位加法计数器的设计下载与测试。五、思考题1、怎样设计“减法”计数器？2、进位信号的设置应注意什么？15实验三基于QUARTUSII图形输入电路的设计一、实验目的

4、1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。2、初步了解QUARTUSII原理图输入设计的全过程。3、掌握组合逻辑电路的静态测试方法。二、实验原理3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示输入输出ABCD7D6D5D4D3D2D1D000000000001100000000100100000010011

5、00000100000100010000101001000000110100000011110000000表1-1三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。三、实验内容15在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7

6、）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示拨动开关的输出图1-1拨动开关与FPGA接口电路信号名称对应FPGA（EP2C35）管脚名信号说明K1E15从K1输出到FPGA的E15K2B14从K2输出到FPGA的B14K3F9从K3输出到FPGA的F9K4B15从K4输出到FPGA的B15K5A15从K5输出到FPGA的A15K6F11从K6输出到FPGA的F

7、11K7A16从K7输出到FPGA的A16K8F13从K8输出到FPGA的F13K9F14从K8输出到FPGA的F14K10A17从K8输出到FPGA的A17K11H7从K8输出到FPGA的H7K12A18从K8输出到FPGA的A18表1-2拨动开关与FPGA管脚连接表当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。其与FPGA对应的管脚连接如表1-3所示。15信号名称对应FPGA（EP1C12）管脚名说明D1E9从FPGA的E9输出至D1D2A11从FPGA的A11输出至D2D3E11从FPGA的E11输出至D3D4B13从FPGA的

8、B13输出至D4D5E14从FPGA的E14输出至D5D6A13从FPGA的A1