数电实验报告触发器

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1、数电实验报告触发器应用实验三触发器及其应用一、实验目的1.熟悉基本D触发器的功能测试。2.了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点。3.熟悉触发器的实际应用。二、试验设备1.数字电路试验箱2.数字双踪示波器3.函数发生器4.74LS00、74LS74三、试验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器

2、呦集成触发器和门电路（主要是“与非门”）组成的触发器。按其功能可分为有RS触发器、JK触发器、D触发器、T和T’功能等触发器。触发方式有电平触发和边沿触发两种。D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态Qn?1取决于CP脉冲上升沿到来之前D端的状态，及Qn?1=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。D和D分别是决定触发器初始状态Qn的直接置0、置1端。当不需要强迫置0、置1时，D和D端都应置高电平（如接+5V电源）。74L

3、S74（CC4013）等均为上升沿触发的边沿触发器。图（1）为74LS74的引脚图，图（2）为其逻辑图，表（1）为其真值表。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。74LS000的引脚排列如图（3）。图（1）图（2）表（1）图（3）四、试验内容1.用双D触发器构成二分频器2.用双D触发器构成四分频器3.生成如图所示时序脉冲五、试验结果1和2设计连接示意图见图（4）。在CP1端加入1KHz，峰峰值为5.00V，平均值为2.50V的连续方波，并用示波器观察CP，1Q，2Q各点的波形，见图（5）。图（4）3设计A）逻辑分配B

4、）特征方程Q1n?1=D1=Q0n=D0=1nQ0n?1F=Q1n0nCPC）电路图篇二：数电实验报告之集成触发器数字逻辑与数字系统设计实验报告——D、JK触发器与广告流水灯异步时序电路VHDL语言仿真学院电子工程学院班级卓越001012班学号00101201姓名冉艳伟实验时间2012.4.20一．实验目的1.了解集成触发器的工作原理。2.对QuartusII软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真3、掌握VHDL设计实体的基本结构及文字规则。二．实验仪器1.计算机一台2.万用表一块3.直流稳压电源一台4.数字电路实

5、验板一台（含cyclone—IIFPGA芯片）5.数据下载线，JTAG连接线若干三．实验内容用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。1.用VHDL语言描述D触发器功能。2.用VHDL语言描述JK触发器功能。3.用VHDL语言描述以下功能：用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中¤表示灯亮，◎表示灯暗。四．实验数据记录与处理1.D触发器1）VHDL语言libraryieee;useiee

6、e.std_logic_1164.all;entityDflipflopisport(D,clock:instd_logic;Q:outstd_logic);endDflipflop;architecturebehaviorofDflipflopisbeginProcess(clock)beginifclock'eventandclock='1'thenQ<=D;endif;endprocess;endbehavior;2）功能仿真建立波形文件，功能仿真结果如下：3）时序仿真建立波形文件，时序仿真结果如下：2.JK触发

7、器1）VHDL语言LIBRARYieee;USEieee.std_logic_1164.all;ENTITYjkflipflopISPORT(Clock:INSTD_LOGIC;:INSTD_LOGIC;:OUTSTD_LOGIC);J,KQENDjkflipflop;ARCHITECTUREBehaviorOFjkflipflopISSIGNALQ1:STD_LOGIC;BEGINPROCESS(Clock)BEGINIFClock'EVENTANDClock='1'THENQ1<=(JANDNOTQ1)OR(NOT

8、KANDQ1);ENDIF;Q<=Q1;ENDPROCESS;ENDBehavior;2）功能仿真建立波形文件，功能