数字电路与数字逻辑大型实验 数字频率计报告

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1、数字电路与数字逻辑大型实验报告姓名xxx指导教师xxx专业班级计算机科学与技术1104学院计算机科学与技术提交日期xxx年x月xx日6一、实验内容数字频率计：频率测量范围0~9999Hz二、数字频率计的设计1．工作原理频率就是周期性信号在单位时间（1S）内的变化次数。若在一定1S的时间间隔内测得这个周期性信号的重复变化次数为N，则其频率可表示为：f=NCONTROL模块：频率计的控制器，产生三种满足时序要求的控制信号；CNT10模块：组成10000进制计数器，使频率计的测量范围达到0~9999；LATCH4(LOCK锁存）模块：用于锁存计数器计数结果；DECODER模块：将计

2、数器输出的8421BCD码转换为七段显示码。当清零信号无效且闸门信号为高电平时（宽度为1s），计数器CNT10开始计数，测量被测信号的频率；锁存信号是为了使显示电路稳定地显示频率值。2．数字频率计顶层原理图6应放置位置不好，截图较小，故分次截图6顶层原理图的仿真结果3．底层模块的仿真结果CENT10模块仿真结果CENT10模块仿真结果CNT10模块：十进制加法计数器a.当闸门信号cs为低电平时，计数器CNT10处于不工作状态，停止计数；b.闸门信号cs为高电平，CNT10开始计数，qq记录被测信号clk的脉冲个数；c.当清零信号clr有效，即clr处于高电平时，qq被清零，值

3、为0；d.进位信号co记录CNT10计数器的进位。6CONTROL模块仿真结果CONTROL模块：a.在一个8Hz时钟信号clk控制下，产生三个控制信号，即清零信号clr、片选信号cs和频率计数完毕时的锁存信号；b.采用格雷码对十二个状态进行编码，避免状态转换时可能出现的竞争冒险现象：一个清零状态、一个锁存状态、八个8Hz基准状态（产生1s脉冲信号）、两个闲置状态等待测量结果的输出。DECODER模块仿真结果DECODER模块：将LOCK输出端qq的值（8421BCD码），即计数结果，译为七段显示码，以便于LED数码管显示6LATCH4模块仿真结果LATCH4:（LOCK锁存

4、）模块：在锁存信号clk的上升沿将输入数据dd锁存到输出端qq，传递给decoder4．项目处理（1）器件选定选择器件为EP2C35F672C8（“Family”→CycloneII，“Package”→FBGA，“Pincount”→672，“Speedgrade”→8）（2）管脚锁定（3）编程下载连接电脑与DE2开发板；·“Run/Program”开关打至“Run”档，启动DE2；6·“Tools”→Programmer，“HandwareSetup”→USB-Blaster，将编程模式选为JTAG，在“Program/Configure”复选框内打√，点击Start；·

5、根据引脚分配情况，对相应的数据开关进行操作。（4）频率测量三、倒计时秒表设计1．设计方案图1数字频率计原理框图2．顶层原理图或VHDL代码3．测试结果三、实验体会实验中遇到什么问题？如何解决？实验收获和建议。本次实验内容比较多，也比较复杂，一开始并不是很清楚该怎么做，也犯过很多错误，后经过多次问老师，在老师的指导下，明白了一些脉络。由于对QuartusⅡ比较陌生，所以在一开始操作常失误，通过一点一点学习，掌握了一些基本原理。虽然这次实验用了很长时间，并且效果也并不怎么好，但是总体来说，收获还是很多的。6