第八章补充数字逻辑电路

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1、第五章数字逻辑电路仿真5.1组合逻辑电路仿真组合逻辑电路是相对于时序电路而言的，组合逻辑电路在结构上由各种逻辑门构成，它不包含记忆功能器件，特点是，在任何给定时刻的输出值仅与该时刻电路的输入值有关，而与过去的输入状态无关。常用的组合电路有半加器、全加器、比较器、编码器、译码器、数据选择器、奇偶校验器等。5.1.1编码器的仿真利用simulink模块搭建一个三位二进制编码器。1．模型分析一个三位二进制编码器，也叫8线3线二进制编码器。真值表如下：X0X1X2X3X4X5X6X7Z2Z1z01000000000001000000001001000000

2、100001000001100001000100000001001010000001011000000001111根据真值表得逻辑表达式如下：Z2=X4+X6+X5+X7Z1=X2+X3+X6+X7Z0=X1+X3+X5+X72．模型搭建首先建立一个*.mdl模型文件，之后选用所需模块。PulseGenerator(脉冲序列发生器)，位于simulink节点下的Source库中，用于产生所需的原始脉冲序列。参数中Period用于设定按照采样时间长度确定产生的脉冲序列周期，如图设置为8，即8*1（sampletime）代表脉冲序列周期相当于8个采样周

3、期。同理，plusewidth设置为1，即1*1（sampletime）代表脉冲序列周期相当于1个采样周期。LogicalOperator，位于simulink节点下的LogicandbitOperations库中，用于实现逻辑表达式的运算，其参数设置中，Operator下拉表框用于设置模块实现的逻辑功能，下拉列表框中可选项有：AND、OR、NAND、NOR、XOR、NOT等。搭建模型如下：1．运行仿真在菜单栏中执行Simulation/Simulationparameter，将Solve项卡中的Stoptime设置为16。运行该模，编码器输出的波

4、形图如下。5.1.2译码器的仿真1．3线-8线二进制译码器逻辑表达式如下：首先建立一个*.mdl模型文件，之后选用所需模块PulseGenerator(脉冲序列发生器)等。3线-8线二进制译码器仿真模型如下图。PulseGenerator(脉冲序列发生器)参数设置如下图：模块名称PulsetypeAmplitudePeriodPulsewidthPhasedelaySampletimex0Samplebased12111x1Samplebased12112x2Samplebased131142．4线-16线二进制译码器仿真模型1）创建具有使能端的3

5、线-8线二进制译码器，2）3线-8线译码器子系统建立，3）封装子系统，4）自建用户模块库File/New/Library。封装子系统的内部模型图：5.1.3数据选择器的仿真建立模型，设置参数，其中PulseGenerator(脉冲序列发生器)参数设置如下图：模块名称PulsetypeAmplitudePeriodPulsewidthPhasedelaySampletimeD0Samplebased12100.5D1Samplebased15100.5D2Samplebased12100.25D4Samplebased13100.5A1Sampleb

6、ased121110A2Samplebased12115SSamplebased1404201数据选择器的仿真模型如下：5.1.4奇偶校验器的仿真现有一列含有10个数的随机0,1沿信号线传输，在传输过程中该数列因干扰信号，任一数字发生改变的几率为0.5%，试得用MATLAB对奇偶校验器的功能进行仿真。a=rand(1,10);s=1;whiles>0b=rand(1,10);fori=1:10ifa(i)>0.5a(i)=1elsea(i)=0endifb(i)>0.95b(i)=1elseb(i)=0endc(i)=a(i)+b(i);ifc(i

7、)==2c(i)=0;endendsend=a;receive=c;fori=1:9send(i+1)=send(i)*not(send(i+1))+not(send(i))*send(i+1);receive(i+1)=receive(i)*not(receive(i+1))+not(receive(i))*receive(i+1);endC=send(10)B=receive(10)s=B*not(C)+not(B)*Cpauseend5.1.5加法器的仿真利用全加器实现4位二进制运算，首先建立全加器模块，再搭建4位全加器Simulink模型。

8、5.2时序逻辑电路仿真5.2.1基本触发器模块介绍S-R触发器内部电路如下图：其中，Memory模块位于Simulink节