基于原理图的十进制计数器的设计(fpga)

《基于原理图的十进制计数器的设计(fpga)》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于原理图的十进制计数器设计姓名：周伟学号:20115398班级：电子1103指导教师：刘桂华西南科技大学信息工程学院制11实验一:基于原理图的十进制计数器设计一、实验目的：1.熟悉和掌握ISEFoudation软件的使用；2.掌握基于原理图进行FPGA设计开发的全流程；3.理解和掌握“自底向上”的层次化设计方法；4.温习数字电路设计的基础知识。二、实验原理：完成一个具有数显输出的十进制计数器设计，原理图如图2.1所示。十进制计数器七段数码管显

2、示译码器使能控制端时钟端异步清零端FPGA图2.1十进制计数器原理图本实验为完成设计，采用了自底向上的设计流程。自底向上设计是一种设计程序的过程和方法，是在设计具有层次结构的大型程序时，先设计一些较下层的程序，即去解决问题的各个不同的小部分，然后把这些部分组合成为完整的程序。自底向上设计是从底层（具体部件）开始的，实际中无论是取用已有模块还是自行设计电路，其设计成本和开发周期都优于自顶向下法；但由于设计是从最底层开始的，所以难以保证总体设计的最佳性，例如电路结构不优化、能够共用的器件没有共用。11在现代许多设计中

3、，是混合使用自顶向下法和自顶向上法的，因为混合应用可能会取得更好的设计效果。一般来说，自顶向下设计方法适用于设计各种规模的数字系统，而自底向上的设计方法则更适用于设计小型数字系统。1、七段数码管译码器的设计七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极

4、为低电平相应字段就不亮。显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。根据显示的要求，可以得到七段显示译码器产生的各段LED输出与输入的二进制对应关系：表2.1七段字符显示真值表数码A3A2A1A0ABCDEFG000001111110100010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A101011101

5、11b10110011111c11001001110d11010111101E11101001111F11111000111最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。为了电路简单，我选择使用或非门。11本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E（带使能端，输出高电平有效）和“

6、Logic”库中的或非门。根据表2.1，可以绘制关于数码管A段的逻辑电路图如图2.2所示。同理可绘制出剩余各段输出的逻辑图。将以上绘制好的电路图生成对应的原理图模块，再绘制一个新的原理图，调用刚生成的各段输出逻辑图的原理模块，得到完整的七段显示译码器设计如图2.2所示。图2.2七段显示译码器1、十进制计数器的设计调用ISE软件自带的“Counter”库中的十进制计数器CD4CE。CD4CE是一个同步十进制器，输入有异步清零控制端CLR、工作使能控制端CE和时钟输入端C，输出有BCD码计数值输出端Q3~Q0，进位输

7、出端TC和输出状态标志位CEO。CD4CE的功能表如表2.2所示。最后完成的计数器总逻辑电路设计如图2.4所示，其中TC端直接输出驱动数码管的小数点段dp,作为进位标志位。11表2.2CD4CE的功能表图2.3十进制计数器总逻辑电路一、实验内容1、设计七段译码显示电路新建一个工程，用led7命名。为工程新建一个原理图文件，命名为segA。采用“最小项译码器+逻辑门”的方案，调用ISE自带的元件符号，按图3.1所示绘制好数码管A段LED的驱动逻辑电路。并生成原理图模块符号，以便后面调用。使用相同的方法，按照下面各图

8、搭建数码管B段LED、C段LED、D段LED、E段LED、F段LED、G段LED的驱动逻辑电路，并分别命名为segB、segC、segD、segE、segF、segG，生成各自的原理图模块符号。11图3.1segA原理图图3.8segA集成模块图再为工程新建一个原理图文件，命名为seg7，调用前面生成的A~G段输出函数模块符号，如图2.2所示绘制七段显示译码器原理图。生成