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1、十进制同步计数器•、实验目的1.学习十进制同步计数器的Verilog硬件设计2.学会并掌握QuartusII软件的使用3.学会并掌握modelsim仿真软件的使用二、实验原理进制计数器具有电路结构简单、运算方便等特点，但是日常生活中我们所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，还有必要讨论十进制计数器。在十进制计数体制中，每位数都可能是0,1,2,,,9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。第2个计数脉冲
2、来到后，其状态为0040。以下类推，可以得到如表1所示的状态表。但需注意：在第9个脉冲来到后，亦即计数器处于1001态时，低电平封住了F2的置4端，Q4的高电平又使K4=1,故第十个计数脉冲来到后，F2、F3状态不变，F4、F4同时置0,计数器跳过多余的6个状态，完成一次十进制计数循环。计数NQ4Q3Q2Q1十进制000000100011200102300113401004501015601106701117810008910019101010*111011*121100*131101*表1同步十进制加法计数器状
3、态表为了满足十进制加法计数器的原理，本实验用Verilog程序在FPGA/CPLD中来实现。首先设计一个程序，程序为脉冲输入，设输出的四位码为q[3:0],十进制计数值为count,脉冲上升沿时q值+1,直到q=9时count=1,q置零重新开始计数直至下一个q=9，count=2,依次循环。三、实验任务1.根据实验目的编写verilog程序2.将设计好的Verilog译码器程序在QuartusII上进行编译3.对程序进行适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形输入激励信号的设置）。本实验要求自己
4、设置clr值，理解清零的意义四、实验步骤：建立工作库文件和编辑设计文文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹內是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件,而此文件夹将被EDA软件默认为WorkLibrary（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。（1）新建文件夹：在E盘建立并保存工程，文件夹取名myproject,工程取名为ent101(2)输入源程序：打开QuartusII,选择菜单File->New->DesignFiles-
5、>VerilogHDLrFj4e->GK(如干图所示T代码如下：modulecnt10_1(clr,elk,q,cout);inputclr,elk;output[3:0]q;outputcout;reg[3:0]q；regcout;always@(posedgeelk)beginif(clr)q=0;elsebeginif(q==9)q=0;elseq=q+1;if(q==0)cout=1;elsecout=0;endendendmodule(2)保存文件：完成一步就保存一步是一个好习惯，这样即使出现意外情况，
6、也不至于以前的努力付诸东流。选择File->Saveas,选择保存路径，即刚才新建的文件夹myproject,文件名应与实体名保持一致，即cnt10_1,点击保存后会跳出“Doyouwanttocreateanewprojectwiththisfile?”选择“是”,则进入如下界面MewProjectIntroductionTheMwwRopacfyouf•rwwend(vwlmrwypratedwMnos.vidudnothe•heScttmytceMiendYouuieChev«dubttwSeBngidat
7、ogbOH点击Next,进入“工程设置"对话框，如图所示Wh#t»thevortmgdrectoiyk*ifrwgecf7iAm^pio*ect…isthenamedIhsprotect^
8、aw10.l
9、・・・Whatisthen«me&thetoptevelde$5enlwy心IhnproiecPThunameisten^hveandmuUexedV(heentfyr«menthedesignHe
10、SrtQJ二UteEmtingPtopctSdgt”11、>]PxmxhII有第一行表示工程所在的文件夹，
12、第二行为工程名，可以与顶层文件的实体名保持一致，也可以另取别的名字，第三行为当前工程顶层文件的实体名。点击next,进入ADDFILE对话框，如图所示，单击AddAll按钮，将工程相关的所有VHDL文件加进工程，也可以单击“Add...”选择性加入，按此步骤建立工程，工程已经自动将所有文件加进去了，可以直接点击next,当先直接建立工程时，需要自己添加。(2)选择目标芯片
