vhdl语法基础讲义

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1、第3章VHDL语法基础电子科学与技术系程鸿亮VHDL语言的并行描述语句主要内容并行描述语句：进程语句-------------------------------------------------3.2.3信号代入语句(三种形式)-----------------------------3.2.2<=（基本形式）<=whenelse...（条件赋值形式）withselect<=（选择形式）模块语句-------------------------------------------------3.2.4断言语句------------

2、-------------------------------------3.2.7端口映射语句----------------------------------3.2.9~3.2.10生成语句-------------------------------------------------3.2.11VHDL语言的并行描述语句主要内容其他：变量赋值语句------------------------------------------3.2.1:=子程序过程--------------------------------------

3、----3.2.5函数------------------------------------------3.2.6参数传递语句------------------------------------------3.2.8VHDL语言的并行描述语句并行描述语句的书写位置并行描述语句1并行描述语句2并行描述语句narchitecture在执行过程中没有先后顺序，是并行执行过程3.2.3进程语句进程语句格式[进程名：]process[(敏感信号表)][is]说明语句begin…顺序描述语句……endprocess[进程名];变量、常量、函数

4、、过程的声明位置一般都有敏感信号表，如果没有必须采用Waituntil语句在顺序描述语句中实现敏感信号表的作用。processbeginwaituntilclk’eventandclk=‘1’;3.2.3进程语句进程语句的启动进程的两种工作状态等待状态执行状态等待状态（阻塞、挂起）执行状态敏感信号发生变化或激励条件满足敏感信号没有发生变化或激励条件不满足请大家思考：为何进程需要具备此特征？3.2.3进程语句实际电路的工作情况注：数字电路处于稳态时，输入不变，输出也不会变化。输入输出clkrst……dataflag……（某些）输入变化引起

5、输出变化输入不变，输出不变process(敏感信号表)]begin…顺序描述语句endprocess;某些需要考虑的输入作为敏感信号，激励编译器刷新电路状态clk发生变化时，进程被执行，否则进程被阻塞。3.2.3进程语句进程的执行过程进程启动以后,BEGIN和ENDPROCESS间的语句将从上到下顺序执行一次,当最后一个语句执行完后,就返回进程语句的开始,等待下一次敏感信号表中的信号变化或者是进程激励条件的满足。P1:PROCESS(clk)BEGINIF(clk’eventANDclk=’1’)THENq<=d;qb<=NOTd;EN

6、DIF;ENDPROCESSP1;P1:PROCESSBEGINwaituntilclk’eventandclk=‘1’;q<=d;qb<=NOTd;ENDIF;ENDPROCESSP1;激励条件满足后才继续执行，否则进程被阻塞3.2.3进程语句多进程的同步实例：16进制计数器1111中断请求信号irq=‘1’cpu时钟输入clkirq151413121110980123453.2.3进程语句进程划分计数器进程中断信号生成进程获取计数状态时钟信号clk中断信号irq计数输出进程通信信号进程同步信号3.2.3进程语句同步电路和异步电路同步

7、时序电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步时序电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步，输入时钟来自其他信号输出。同步电路状态只在特定时刻发生变化，提高了电路的稳定性，减少竞争冒险。注意此进程描述语法正确，功能有误！3.2.3进程语句多进程的时钟同步LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;USEIEEE.std_logi

8、c_unsigned.ALL;ENTITYsync_communicationISPORT(clk:INstd_logic;irq:OUTstd_logic;dataout:OUTstd_logic_vec