电子设计自动化(eda)实验指导书

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1、实验指导书院系：机电工程学院专业：电子信息工程课程：电子设计自动化（EDA）编者：范有机目录实验一多路选择器的设计1实验二D触发器和锁存器的设计2实验三8位全加器3实验四正弦信号发生器设计4实验五序列检测器的设计5实验六乐曲硬件演奏电路设计7实验一多路选择器的设计一、实验目的：1、熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。二、实验内容：1、根据教材4.1节的流程，利用QuartusII完成4选1多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。2、在开发板上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试。输出信

2、号接发光二极管。最后进行编译、下载和硬件测试实验。3、对VHDL不同描述方式的4选1多路选择器进行硬件实验，比较他们的特性。三、实验原理与方法：选择器用于数字信息切换，4选1可用于4路信号的切换，它有4个信号输入端，2个信号选择输入端，1个信号输出端，选择信号的状态不同时，就可以使4路输入信号中的1路与输出信号端接通。输入端可选用开关或按钮，输出连接LED以方便直观显示。四、实验条件：1、PC机1台2、QuartusII系统3、开发板1块五、实验步骤：按教材4.1节的流程并参考老师教学演示的相关内容。六、实验注意事项：所有实验数据放入一个文件夹内，并且不要

3、把文件夹放在系统盘上，实验结束后备份好实验数据，以备教师随时查阅。七、实验报告要求：根据以上实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。10实验二D触发器和锁存器的设计一、实验目的：1、进一步熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。二、实验内容：1、根据实验一的步骤，设计触发器(使用教材例3-8)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。2、设计锁存器(使用教材例3-16)，同样给出程序设计、软件编译、仿真分析、硬件测试及

4、详细实验过程。三、实验原理与方法：利用不完整的IF顺序语句来实现对时序电路中记忆单元的描述。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的，对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。触发器对脉冲边沿敏感，其状态只在时钟脉冲的上升沿或下降沿的瞬间改变。应用场合：时钟有效迟后于数据有效。这意味着数据信号先建立，时钟信号后建立。在CP上升沿或上升沿时刻打入到寄存器。四、实验条件：1、PC机1台2、QuartusII系统3、开

5、发板1块五、实验步骤：按教材4.1节的流程。六、实验注意事项：所有实验数据放入一个文件夹内，并且不要把文件夹放在系统盘上，实验结束后备份好实验数据，以备教师随时查阅。七、实验报告要求：10实验报告包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点。实验三8位全加器一、实验目的：1、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

6、二、实验内容：1、按照教材4.5.1节介绍的方法与流程，完成半加器和1位全加器的设计，包括原理图输入、编译、综合、仿真、适配、开发板上的硬件测试，并将此全加器电路设置成一个元件符号入库。可用开关或按钮作为输入信号，输出用发光二极管显示。2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。开关加上按钮不够使用时，请在设计时通过共用输入变量减少输入端口数。三、实验原理与方法：利用层次设计方法设计8位全加器。一个8位全加器可以由8个1位加法器构成，加法器间的进位可以串行方式实现，将低位加法器的进位输出

7、端与相邻的高位加法器的最低位进位输入信号端相接。四、实验条件：1、PC机1台2、QuartusII系统3、开发板1块五、实验步骤：按教材4.5.1节介绍的方法与流程。10六、实验注意事项：所有实验数据放入一个文件夹内，并且不要把文件夹放在系统盘上，实验结束后备份好实验数据，以备教师随时查阅。七、实验报告要求：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。实验四正弦信号发生器设计一、实验目的：1、进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。二、实验内

8、容：1、根据教材6.5.2节和例6-9，在QuartusII上完成