集成电路(可能出现的题)

《集成电路(可能出现的题)》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、第三章集成电路中的器件及模型1.对MOS器件主要关心的是器件的阈值电压，电流方程，器件的瞬态特性，小信号工作的模型。2.阈值电压是一个重要的器件参数，它是MOS晶体管导通和截止的分界点。①当VGS＞VT，而VDS=0时，在源—漏区之间形成均匀的导电沟道，无电位差，无电流。②当VDS＞0但比较小时，在源—漏区有近似均匀的导电沟道，形成漏电流。③当VDS=VGS-VT时，漏端反型层电荷减少到零，沟道在源端夹断。④当VDS＞VGS-VT时，沟道夹断的位置向源端方向移动，形成耗尽区。3.K，K'的关系：K是MOS晶体管的

2、导电因子。K'是本征导电因子。MOS晶体管的导电因子（K）由两方面因素决定：①K'②晶体管宽长比（W/L）4.亚阈值电流：MOS晶体管处于表面弱反型状态，即亚阈值区，在其沟道中存在反型载流子，以扩散为主运动，而形成的电流。亚阈值斜率：亚阈值电流减小一个数量级所对应的栅电压的变化。5.MOS管瞬态特性：①本征电容：与本征工作区电荷变化相联系的电容。②寄生电容：包括覆盖电容，源漏区PN结电容。6.大，小信号分别针对什么问题提出的？答：大信号针对数字电路提出的，小信号针对模拟电路提出的。7.本征晶体管的EM模型用来分析

3、什么问题。答：①晶体管饱和压降和工作电流的关系②晶体管的输出曲线8.集成双极晶体管的寄生效应有哪些？如何改善？答：①无缘寄生：寄生电阻和电容与PN结和电流通过的路径相关联②有缘寄生：由基极、集电极、隔离墙、衬底组成的PNP晶体管改善：①在工艺加工中掺金，增加复合中心数量②在集电区下设置n+埋层，加大寄生PNP管基区宽度③在NPN管收集结上并连一个SBD9.EM2模型怎么来的？答：在本征EM模型基础上增加反映寄生效应的元件。10.晶体管特征频率fT：晶体管交流输出短路共发射极电流增益β（f）=1时的工作频率。11.

4、无源元件分为：电阻器，电容器，电感器，（互连线）第四章1.COM反相器的直流噪声容限，开、关门电平分别针对什么？答：为了保证电路能正常工作，对电路的输入逻辑电平有一个允许的变化范围，这个范围就是直流噪声容限。它反映了电路的抗干扰能力，决定于电路所能承受的最差的输入逻辑电平。关门电平是电话允许的输入低电平的上限，而开门电平是电路允许的输入高电平的下限。2.CMOS与NMOS反相器的比较答：从直流特性看NMOS：负载元件常导通，是有比反相器，达不到最大逻辑摆幅，有较大静态功耗噪声容限。CMOS：NMOS，PMOS交替

5、导通，是无比电路，可获得最大逻辑摆幅，有利于减小静态功耗，可获得最大的直流噪声容限。从瞬态特性看NMOS：因为Kr＞1，使得tr＞＞tf，因此限制了速度。CMOS：采用对称设计，使tr=tf，从而有利于提高速度。1.什么是类MOS，在什么情况下提出？答：因为静态CMOS逻辑门每个输入都有NMOS和PMOS两个管子，不利于减小面积和提高集成度，所以采用类MOS电路。类NMOS：只用NMOS管串，并联构成的逻辑功能块，上拉通路常导通的PMOS管代替PMOS逻辑功能块。类PMOS：只用PMOS逻辑块实现逻辑功能，下拉通

6、路的NMOS逻辑块用常导通的NMOS管代替。2.什么是富MOS，在什么情况下提出？答：为了避免形成直流通路，使上拉通路和下拉通路不能同时导通，故提出富MOS电路。用一对受时钟信号控制的NMOS管和PMOS管使上拉和下拉通路不能同时导通，用NMOS逻辑块实现逻辑功能，NMOS管占大多数，叫富NMOS电路。3.预充—求值动态电路中的电荷分享成因及解决方法。答：若输入信号在求值阶段变化，会引起电荷分享，使输出信号受到破坏。出现条件：φ=0时A=0，φ=1时A=1，B始终为0结果：输出高电平下降，下降比例与两个电容比值有

7、关解决方法：加反馈管和预充电管使输出电平恢复，克服电荷分享。（2）富MOS级联问题：为了避免预充—求值动态电路在预充期间的不真实输出影响下一级电路的逻辑操作，富NMOS与富NMOS（或富PMOS与富PMOS）电路不能直接级联，而是采用富NMOS与富PMOS交替级联的方式。10.双极型电路的成因及RTL电路的逻辑功能。答：双极型晶体管有较大的跨导，比MOS电路有更快的开关速度。RTL电路由双极单管反相器并联而成，输出电平VOUT的逻辑是C1和C2的“点与”。RTL是一种或非门逻辑，它的主要问题是噪声容限低。第五章1

8、.数字集成电路分类，差别？答：组合逻辑电路：无反馈，无记忆，输出仅与输入有关。时序逻辑电路：有反馈，有记忆，输出与输入和前级输出有关。2.组合逻辑电路单元设计的基本过程。答：所需功能↓真值表↓逻辑表达式（优化，找到最适合的结构形式，不一定得到最简的逻辑表达式）↓多种形式实际电路↓纸上进行优化（在考虑管子数目和串、并联关系条件下，进行优化）↓版图设计（反复优化，在工艺条件，