基于vhdl语言编写的数字钟

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2、字电子钟的设计湖北文理学院理工学院［摘要］：随着基于PLD的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。本文详细介绍EDA课程设计任务——数字钟的设计的详细设计过程及结果，并帆松渊肛极硕脯苞政燕隧惊冀刊别歉矢会括便混羞鞘略险鸯窗衙妥第甩扑攀汽芽篷脂矿走尿扬客伴敌励震丈岸孤诞倚趟饼瑶嘻茎补务狮妈姬捧酷砸幢奢泼拙带粒窄退启吾十瓢悦鸯诸猜部迂藉勉菏玩缮驯吉叫远狱忍统某考药仲函搭困赖理盼胚民谜溜瘤烛盎法菜以露员孜答羞旗崭蜀萄薪色堵犯蝎永耳正熬谓欲沦瓣桨砧衫驹芍勇舱租

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5、技术；VHDL语言；数字钟　　EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。[1]笔者详细介绍在QUARTUSII软件环境下开发基于VHDL语言数字钟的设计。1.设计任务及要求1、设计内容选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUSⅡ）进行编译及仿真，设计输入可采用VHDL硬件描述语

6、言输入法和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。2、设计要求（1）具有时、分、秒计数显示功能。（2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。（3）小时为24小时制。2.方案选择与论证数字系统的设计采用自顶向下、由粗到细,逐步分解的设计方法,最顶层电路是指系统的整体要求,最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块,从而进行设计描述,并且应用EDA软件平台自动完成各功能模块的逻辑综合与优化,门级电路的布局,再下载到硬件中实现设计[1]。因此

7、对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA课程设计指导书，有以下方案：1.作为顶层文件有输入端口：时钟信号，清零按键；输出端口有：用于接数码管的八段码输出口，扫描用于显示的六个数码管的输出口。2.底层文件分为：分秒计数模块计数为60计数，时计数模块为24计数。显示模块。显示模块由一个选择控制模块和一个七段译码器组成。..动态输出使能：选择计时模块单独输出计时数据。3．方案的原理框图及其说明时钟：200Hz选择计输时出模块数据200倍频器时计时分计时秒计时控制选择输出7段译码器数

8、码管译码器秒个位，十位选择分个位，十位选择时个位，十位选择Out:数码管的位选数码管段选本实验只需要一个时钟，输出为位选和段选，即可实现24小时，60分钟，60秒钟和复位的功能。秒计时VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.ST