数字逻辑实验报告6new

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1、数字电路与逻辑设计实验报告实验六触发器的仿真班级姓名学号指导老师一、实验目的熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VHDL语言设计实现D锁存器、边沿D触发器、边沿JK触发器。二、实验内容1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析；2．参看QuartusⅡ中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。3．参看QuartusⅡ中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。三、实验原理（1）D锁存器（DLatch

2、）l逻辑图l逻辑功能表ENDQQN100111100×保持Q保持QNEn高电平有效，输出端q输出输入端d输入的信号，QN与Q值相反，当en为低电平，q与qn都保持原有值。(2)．边沿式D触发器（Positive-Edge-TriggeredDFlip-FlopswithPreset,ClearandComplementaryOutputs）l逻辑框图l逻辑功能表INPUTsOUTPUTsPRCLRCLKDQQN第20页共20页数字电路与逻辑设计实验报告01××1010××0100××1(失效)1(失效)11↑11011↑001110×保持

3、Q保持QN注：↑=Positive-goingTransition电路板左上角有时钟信号(3)边沿式JK触发器l逻辑框图l逻辑功能表INPUTsOUTPUTsPRCLRCLKJKQQN01×××1010×××0100×××1(失效)1(失效)11↓00保持Q保持QN11↓101011↓010111↓11Toggle（翻转）111××保持Q保持QN注：↓=Transitionfromhightolowlevel四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台，采用的硬件平

4、台是AlteraEPF10K20TI144_4的FPGA试验箱。（1）D锁存器（DLatch）第20页共20页数字电路与逻辑设计实验报告实验步骤：1、编写源代码。（1）打开QuartusⅡ软件平台，点击File中得NewProject新建工程，将工程名称建得跟文件夹名称一样。在File中New建立一个VHDL文件。（2）点击File/Saveas以“.vhd”为扩展名存盘文件，命名为“D_latch.vhd”,保存时勾选“Addfiletocurrentfile”选项。点击“processing”选择“compiletool”,点击“st

5、art”进行全编译。Vhdl代码如下：libraryieee;useieee.std_logic_1164.all;entityD_Latchisport(en:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);endD_Latch;architecturebhvofD_Latchisbeginprocess(en,d)beginif(en='1')thenif(d='1')thenq<='1';qn<='0';elseq<='0';qn<='1';endif;endif;

6、endprocess;endbhv;2.建立波形文件。（1）点击File中得New建立一个波形文件。（2）点击“Edit”中“insert”的“insertnodesandbus_”,进入界面1，单击“NodeFinder”,进入界面2，在“Filter”下拉列表中选择“Pinsall”,点击“list”，“NodesFound”框格中出现节点，双击节点选中节点，使节点名出现在选中的节点框格“SelectedNodes”中.点击“OK”返回界面1,再点击“OK”完成节点选择。（3）点击“Edit”中“endtime”,出现界面3，将时间设

7、定为2.0us.（4）点击“Edit”中“gridsize”,出现界面4，将网格大小设定为100ns.第20页共20页数字电路与逻辑设计实验报告界面1界面2界面3界面4第20页共20页数字电路与逻辑设计实验报告(5)选中节点，将其上下移动，调整顺序为：en,d,q,qn;(6)点击节点en,，使其成为高亮状态，点击左侧栏中的，进入界面5，将开始值“startvalue”设为’0’，点击“timing”,将开始时间“starttime”设为0，结束时间“endtime”设为2.0us,每个值的时间长度（半周期）“countevery”设定为

8、220ns,值“Mulipliedby”为“1”。点击“确定”输入信号激励。(7)同理将节点d设为周期为120ns，其他为默认值；（8）点击”View”中的”Zoomout”命令缩小波形显示，