eda实验 七段译码显示

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1、河北科技大学实验报告2010级电信专业101班学号13年5月6日姓名同组人指导教师于国庆实验名称实验三七段译码显示成绩实验类型设计型批阅教师一、实验目的（1）掌握VHDL语言的行为描述设计时序电路。（2）掌握FPGA动态扫描显示电路设计方法。（3）熟悉进程（process）和顺序语句的应用。二、实验原理：用4个开关作为加法器的一组输入变量，共4组输入变量；对每组变量进行译码，变换成0~F标准段码，段码中“1”表示段亮，“0”表示段灭。一位时钟输入作为扫描显示位扫时钟，四位位扫输出，依次输出高电平。8位段码输出，根据位选状态选择输出四组输入变量的相应译码结果。四

2、组输入采用试验箱K1~K16，时钟输入选择试验箱CP1或CP2；试验箱LED显示选择动态显示方式（CZ1开关ST选择OFF），段码、位码分别扫描输出，某个管的位码有效期间，将其对应的段码输出，各位码依次有效，实现循环扫描显示，将输入的16位二进制数，每4位一组，分别显示到4个数码管上（0~F）。三、实验内容及步骤1．打开MUXPLUSIIVHDL编辑器，完成七段译码显示的设计。包括VHDL程序输入、编译、综合。实验程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.All;ENTITYqiduanyimaISPORT(CLK:INS

3、TD_LOGIC;A:OUTSTD_LOGIC_VECTOR(3DOWNTO0);5B:INSTD_LOGIC_VECTOR(15DOWNTO0);C:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDqiduanyima;ARCHITECTUREsimpleOFqiduanyimaISBEGINPROCESS(CLK)VARIABLEQ:INTEGERRANGE0TO5;VARIABLECOUNT:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENQ:=Q+1;CASEQISW

4、HEN1=>A(3DOWNTO0)<="1000";WHEN2=>A(3DOWNTO0)<="0100";WHEN3=>A(3DOWNTO0)<="0010";WHEN4=>A(3DOWNTO0)<="0001";WHENOTHERS=>NULL;ENDCASE;CASEQISWHEN1=>COUNT(3DOWNTO0):=B(3DOWNTO0);WHEN2=>COUNT(3DOWNTO0):=B(7DOWNTO4);WHEN3=>COUNT(3DOWNTO0):=B(11DOWNTO8);WHEN4=>COUNT(3DOWNTO0):=B(15DOWNTO1

5、2);WHENOTHERS=>NULL;ENDCASE;IFQ=5THENQ:=0;ENDIF;ENDIF;CASECOUNTISWHEN"0000"=>C(6DOWNTO0)<="0111111";WHEN"0001"=>C(6DOWNTO0)<="0000110";WHEN"0010"=>C(6DOWNTO0)<="1011011";WHEN"0011"=>C(6DOWNTO0)<="1001111";WHEN"0100"=>C(6DOWNTO0)<="1100110";5WHEN"0101"=>C(6DOWNTO0)<="1101101";WHEN"01

6、10"=>C(6DOWNTO0)<="1111101";WHEN"0111"=>C(6DOWNTO0)<="0000111";WHEN"1000"=>C(6DOWNTO0)<="1111111";WHEN"1001"=>C(6DOWNTO0)<="1101111";WHEN"1010"=>C(6DOWNTO0)<="1110111";WHEN"1011"=>C(6DOWNTO0)<="1111100";WHEN"1100"=>C(6DOWNTO0)<="0111001";WHEN"1101"=>C(6DOWNTO0)<="1011110";WHEN"1110"

7、=>C(6DOWNTO0)<="1111001";WHEN"1111"=>C(6DOWNTO0)<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREsimple;2、建立仿真波形文件，使用MAXPLUSIISimulator功能进行功能仿真。仿真结果如下：3、目标器件选择与管脚锁定并重新编译、综合、适配。FPGA型号：EP1K100QC208-3引脚绑定：5NODE绑定FPGA引脚对应实验箱上的A0PIN-169M1DA1PIN-170M1CA2PIN-172M1BA3PIN-173M1

8、AB0PIN-64KL1B1PIN-6