eda实验三 七段译码显示

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1、河北科技大学实验报告2013级电信专业132班学号1307012132016年6月7日姓名田继辉同组人指导教师于国庆实验名称实验三七段译码显示成绩实验类型设计型批阅教师一、实验目的（1）掌握VHDL语言的行为描述设计时序电路。（2）掌握FPGA动态扫描显示电路设计方法。（3）熟悉进程（process）和顺序语句的应用。二、实验原理：用4个开关作为加法器的一组输入变量，共4组输入变量；对每组变量进行译码，变换成0~F标准段码，段码中“1”表示段亮，“0”表示段灭。一位时钟输入作为扫描显示位扫时钟，四位位扫输出，依次输出高电平。8位段码输出，根据位选状

2、态选择输出四组输入变量的相应译码结果。四组输入采用试验箱K1~K16，时钟输入选择试验箱CP1或CP2；试验箱LED显示选择动态显示方式（CZ1开关ST选择OFF），段码、位码分别扫描输出，某个管的位码有效期间，将其对应的段码输出，各位码依次有效，实现循环扫描显示，将输入的16位二进制数，每4位一组，分别显示到4个数码管上（0~F）。三、实验内容及步骤1．打开MUXPLUSIIVHDL编辑器，完成七段译码显示的设计。包括VHDL程序输入、编译、综合。实验程序如下：libraryieee;useieee.std_logic_1164.all;usei

3、eee.std_logic_unsigned.all;ENTITYalpherISPORT(5clk:INSTD_LOGIC;choice:OUTSTD_LOGIC_VECTOR(7downto0);data:OUTSTD_LOGIC_VECTOR(7downto0));ENDalpher;ARCHITECTUREaOFalpherISSIGNALcount:STD_LOGIC_VECTOR(3downto0);SIGNALtemp:STD_LOGIC_VECTOR(3downto0);BEGINchoice<="10000000";clk1_la

4、bel:PROCESS(clk)BEGINIFclk'eventandclk='1'THENcount<=count+1;ENDIF;ENDPROCESSclk1_label;WITHcountselectdata<="11111100"WHEN"0000","01100000"WHEN"0001","11011010"WHEN"0010","11110010"WHEN"0011","01100110"WHEN"0100","10110110"WHEN"0101","10111110"WHEN"0110","11100000"WHEN"0111",

5、"11111110"WHEN"1000","11110110"WHEN"1001","11101110"WHEN"1010","00111110"WHEN"1011","10011100"WHEN"1100",5"01111010"WHEN"1101","10011110"WHEN"1110","10001110"WHENOTHERS;ENDa;2、建立仿真波形文件，使用MAXPLUSIISimulator功能进行功能仿真。仿真结果如下：3、目标器件选择与管脚锁定并重新编译、综合、适配。FPGA型号：EP1K100QC208-3引脚绑定：5NODE

6、绑定FPGA引脚对应实验箱上的choice0169M1Achoice1170M1Bchoice2172M1Cchoice3173M1Dchoice4174M2Achoice5175M2Bchoice6176M2Cchoice7177M2Dclk183CP1data0179M3Adata1187M3Bdata2189M3Cdata3190M3Ddata4191M4Adata5192M4Bdata6193M4Cdata7195M4D54、下载并验证结果7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD译码器，然而数

7、字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。实验采用动态扫描的方式进行输出译码结果，将引脚进行绑定与硬件配置后便可将程序下载到芯片中。通过按实验箱上的单步按键，即可手动实现数码管连续并循环显示数值0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F；如果将时钟脉冲相应的引脚连接上，即可实现间隔为2或4或8等等的数值跳变，这是自动显示方式。除此之外，默认只有数码管左边第一个显示数值，其余七位均不显示。如果要求第一个不显示，其余的七个

8、亮，可以修改程序，将控制数码管位选的变量由10000000改为01111111；要显示别的内容，对七段数码管进行编码，让需