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时间:2018-10-13
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1、《EDA技术及应用》课程设计报告题目:基于VHDL的电子秒表的设计院(系):机电与自动化学院专业班级:学生姓名:学号:指导教师:2015年1月5日至2015年1月9日华中科技大学武昌分校制目录1课程设计的目的及主要内容………………………………………………………12设计模块……………………………………………………………………………12.1系统总体框图及功能设计……………………………………………………12.1.1系统总体框图……………………………………………………………12.1.2模块功能设计……………………
2、………………………………………22.2六十进制计数器……………………………………………………………22.2.1六十进制计数器设计思路……………………………………………22.2.2六十进制计数器仿真结果……………………………………………32.3二十四进制计数器…………………………………………………………42.3.1二十四进制计数器设计思路…………………………………………42.3.2二十四进制计数器仿真结果…………………………………………52.4分频器………………………………………………………………………62
3、.4.1分频器设计思路………………………………………………………62.4.2分频器仿真结果………………………………………………………72.5LED显示……………………………………………………………………72.5.1LED显示模块设计思路…………………………………………………72.5.2LED显示模块仿真结果………………………………………………102.6顶层仿真……………………………………………………………………113课程设计总结……………………………………………………………………124主要参考资料…………
4、…………………………………………………………131课程设计目的及主要内容(1)运用数字系统的设计方法进行数字系统设计;(2)能进行较复杂的数字系统设计;(3)数字中的工作原理,工作流程图与原理方框图,自顶向下的数字系统设计方法。具体内容:设计一个电子秒表,给定时钟信号为256HZ,要求系统达到以下功能:(1)用6个数码管分别显示时、分、秒,计时范围为:00:00:00~23:59:59。(2)计时精度是1s。(3)具有启/停开关,复位开关,可以在任何情况下使用。2设计模块2.1系统总体框图及功能设计2.1
5、.1系统总体框图电子秒表的基本工作原理就是不断输出连续脉冲给加法计数器,加法计数器通过译码器来显示它所记忆的脉冲周期个数。根据系统设计要求,系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图1所示。图1系统顶层设计图12图1中左边为三个输入信号en,clk,reset,分别为启动/停止开关,时钟信号和复位开关。中间从上至下依次为count24,count60,count60,fenpinqi。右边是clock1和输出信号wei[3..0],led
6、[6.0]。2.1.2模块功能设计本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能,输入信号是256Hz,通过分频后为1hz,时钟信号是1Hz作为秒表的秒输入,秒为60进制计数器,分也为60进制计数器,小时采用二十四进制计数器,各级进位作为高位的使能控制。2.2六十进制计数器2.2.1六十进制计数器设计思路设计一个八位的六十进制计数器模块,输入信号为en、reset、clk,分别为使能、复位和时钟信号,输出信号为qa[3…0]、qb[3…0]、rco,分别为低4位输出、高4位输出和进
7、位。图2六十进制计数器示意图六十进制计数器模块部分VHDL源程序如下。LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcount60ISPORT(en,Reset,clk:inSTD_LOGIC;qa:outSTD_LOGIC_VECTOR(3DOWNTO0);qb:outSTD_LOGIC_VECTOR(3DOWNTO0);rco:OUTSTD_LOGIC);ENDcount60;ARCHITECTU
8、REaOFcount60IS12BEGINprocess(clk)variabletma:STD_LOGIC_VECTOR(3DOWNTO0);variabletmb:STD_LOGIC_VECTOR(3DOWNTO0);beginIfReset='0'thentma:="0000";tmb:="0000";elsifclk'eventandclk='1'thenifen='1'thenrco<=tmb(2)andtmb(0)
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