湖南工程学院

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1、湖南工程学院课程设计课程名称数字电子技术课题名称VerilogHDL语言专业电气工程及其自动化班级电气1091学号201001019121（13）姓名胡俊杰指导教师李立2012年05月28日一.VHDL简介VHDL语音是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。　　VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。　　

2、VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语音。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。二.用MAX+plus2对组合逻辑电路进行仿真1）输入3线-8线译码器的VHDL程

3、序源代码并存盘新建一工程名为“decoder38.vhd”的项目，编译通过后进行仿真，建立波形输入文件后，将文件保存为“decoder38.scf”。将信号“a”从0us到1000us的整个时段设置为赋值周期为50us的波形，保存后运行仿真器，最终所得结果如下图所示。2）输入8线-3线译码器的VHDL程序源代码并存盘新建一工程名为“encoder83.vhd”的项目，编译通过后进行仿真，建立波形输入文件后，将文件保存为“encoder83.scf”。各输入信号的设置如下图所示，保存后运行仿真器，最终所得结果如下图。二.心得体会VHDL含有类似于软件编程语言的顺序描述语句结

4、构，软件语言的语句是根据CPU的顺序控制信号，按时钟节拍对应的指令周期节拍逐条运行的，没运行一条指令都有确定的执行周期。但VHDL则不同，从表面上看，VHDL的顺序语句与软件语句有相同的行为描述方式，但在标准的仿真执行中有很大的区别。VHDL的语言描述只是综合器赖以构成硬件结构的一种依据，但进程语句结构中的顺序语句的执行方式绝非是按时钟节拍运行的。实际情况是其中的每一条语句的执行时间几乎是0（但该语句的运行时间却不一定为0),即1000条顺序语句与10条顺序语句的执行时间是相同的。在此，语句的运行和执行具有不同的概念（在软件语言中，它们的概念是相同的），执行是指启动一条语

5、句，允许它运行一次，而运行就是指该语句完成其设定的功能。通过实验，我认识到理论要与实际结合，并且我们要提高动手动脑的能力，要敢于动手，做事情要抱着一丝不苟的态度，这样才能做好事情。同时也进一步了解到VHDL的好用之处，硬件电路的优秀地方，使我对硬件方面更感兴趣了。这门课程的学习，为我以后的专业知识的学习打下了良好的基础。