ddr2设计原则(alterafreescale)

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1、徐聪翻译整理的Altera手册DDR2内存设计布局指导織导匕R+3DIMM内存插座在址上要地ht需的Igh然件K必器or则存t0f基有Le插for存到卩鬌tjlH-内ntom弓otdabdpg冗#FoS枞op非⑽(T缓Brf非么JIHJDR2那0Do3个线Ep-g在了的如用麗须)0使DI必一中行陬之计进9边设'号个果勖信pq如上.e'J右02控左PC和下阻抗O抗容的外%o额來±l10%f，土治6C-,50-1000是是，须须除必必去抗抗须阻阻必端分孔单差过的的的层层用号号使信信未有有有所所所□□□去锅参数11•O个1置放处脚引卿V和V.M)。小每撮t肩

2、抗排F感她：X使比1容丄.。Ortl在wC个Fit置电一卩放耦置1容去放O电置脚測耦放引装去间VTT封的之~O02源m二04冲J隔F用VTVT每H使将在在□□□□电源保割分屯他其铖。幡层1®饨源空划电的殳的>m)独醐5m单083成5(6艮跡3C011S源松和mi她CIO/英50成VCO2布902或须kro•岛源8vBalls电k在oini诚V/所2SF5号少被2信至须D,存持必GN内VTT□□□一般信号布线寸>误英圆许535允026.•<长O寸等于英须少50必号25口：？言0.信。的(n结)0允M型nlnl线或，^DT5号号长.。成6.3信信等彼ft)

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4、据一05重T信制m63数同0.45在使许限将0.的在土用免免允格免<有存差使避避不严避所所□□□□□□□□吋钟信号布线线等布线)0式号醐方信.7B)O分令12ml差命(2按、1S。76须址mi离(0.必地00距1S且与t5的ni，要)0过}m倍需醐Z+30Z应25差距S)(2度(0.误1HJi11S长S(许线5mml线11S允

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6、1>更套存并DQ有将缓响<们要非不□□外部内存布线规则终结规则□对于DQ/DQS数据信号组保证DDR2DIMM上或FPGA上的引脚到终结排阻（上拉至Vtt）的距离不大于500mils。□对于地址和命令信弓•组保证DDR2DIMM上或FPGA上的引脚到终结排阻（上拉至VTT）的距离不大于1000mils。□DQ/DQS数据信号组信号线平行间距与距离规则如不：□平行长度＜0.1英寸时，间距应大于4mils（约为信号层勾参考层距离的1倍）。□平行长度〈0.5英寸吋，间距应大于5mils（约为信号辰与参考层趴离的1倍）。□0.5英寸〈平行长度〈1英寸时，间距应

7、大于lOmils（约为信号层与参考层距离的2倍）。□1英十〈平行长度＜6英寸时，间距应大于15mils（约为倍号层与参考层距离的3倍）。□地址和命令信号组信号线平行间距与距离规则如下：□平行长度〈0.1英寸时，间距应大于4mils（约为信号层与参考层距离的1倍）。□平行长度〈0.5英汴时，间距应大于lOmils（约为信号层与参考层距离的2倍）。□0.5英、j•〈平行长度〈1英寸时，叫距应大于15mils（约为信号层与参考层距离的3倍）。□1英寸〈平行长度〈6英寸时，间距应大于20mils（约为信号层与参考层距离的4倍）。□所有的信号都必须与其他不相关的

8、信号保持20mills的间距。□所冇信号最大长度都不能超过6英寸。□当使用上拉电阻吋，推荐使用fly-by终结方式。Fly-by方式可以有助于减少短截线带來的反射问题。□上拉电阻距离引脚应小丁•0.5英寸，最多不能超过1英寸。□上拉电阻阻值一般为56Q。□如果使用了排阻，应注意以不事项：□不要让地址、命令倍号线与数据线（DQ/DQS/DM）共用一个串联终结排阻，以消除排阻内的串扰。□串联屯阻和上拉电阻都应采川精度为1-2%的排阻。□中联电阻阻值通常为100到200。□地址和命令信号线串联电阻一般放置在靠近FPGA一端。□数据线（DQ/DQS/DM）串联

9、电阻一般放靑在靠近内存的一端（或放在第一个内存插座之前）。□如果使川了终结排阻.•□排阻与内存