智力抢答器系统设计报告

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1、智力抢答器系统设计报告07电子信息（2）班冀鹏超070306210一、系统设计要求在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等各种功能。本设计的具体要求是：1.设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。2.电路具有第一抢答信号的鉴别和锁存功能。在主持人交系统复位并发出抢答指令后，若抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别，同时扬声器发出“嘀嘟”的双音音响，且持续2~3秒。此时，电路应具备自锁功能，使别组

2、的抢答开关不起作用。3.设置计分电路。每组在开始时预置成100分，抢答后由支持人计分，答对一次加10分，否则减10分。4.设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。二、系统设计方案根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR,系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LESB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答

3、成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能；抢答犯规记录功能。根据以上的分析，我们可将整个系统分为三个主要模块：抢鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ；对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA、CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图1所示：13图1智力抢答器的组成框图系统的工作原理如下：当主持人按下

4、使能端EN时，抢答器开始工作，A、B、C、D四个抢答者谁最先抢答成功则此选手的台号灯（LEDA—LEDD）将点亮，并且主持人前的组别显示数码将显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答计分模块JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_A~JF0_A、JF2_B~JF0_B、JF2_C~JF0_C、JF2_D~JF0_D、上。在此过程中，主持人可以采用计时手段（JSQ），打开计时器使计时预置控制端LDN有效，输入限制的时间，使计时使能端EN有效，开始计时。完成第一轮抢答后，主持人清零，接着重新开始，步骤如上

5、。三、主要VHDL源程序与系统模块1.抢答鉴别电路QDJB的VHDL源程序和模块--QDJB.VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYQDJBISPORT(CLR:INSTD_LOGIC;A,B,C,D:INSTD_LOGIC;A1,B1,C1,D1:OUTSTD_LOGIC;STATES:OUTSTD_LOGIC_VECTOR(3DOWNTO0));13ENDENTITYQDJB;ARCHITECTUREARTOFQDJBISCONSTANTW1:STD_LOGIC_VECTOR:="0001";CONSTANTW

6、2:STD_LOGIC_VECTOR:="0010";CONSTANTW3:STD_LOGIC_VECTOR:="0100";CONSTANTW4:STD_LOGIC_VECTOR:="1000";BEGINPROCESS(CLR,A,B,C,D)ISBEGINIFCLR='1'THENSTATES<="0000";ELSIF(A='1'ANDB='0'ANDC='0'ANDD='0')THENA1<='1';B1<='0';C1<='0';D1<='0';STATES<=W1;ELSIF(A='0'ANDB='1'ANDC='0'ANDD='0')THENA1<='0';

7、B1<='1';C1<='0';D1<='0';STATES<=W2;ELSIF(A='0'ANDB='0'ANDC='1'ANDD='0')THENA1<='1';B1<='0';C1<='1';D1<='0';STATES<=W3;ELSIF(A='0'ANDB='0'ANDC='0'ANDD='1')THENA1<='0';B1<='0';C1<='0';D1<='1';STATES<=W4;ENDIF;ENDPROCESS;ENDARCHITECTUREART;图2抢答鉴别电路的模块2.计分器电路JFQ的V