多路彩灯设计--eda课程设计

《多路彩灯设计--eda课程设计》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、EDA课程设计多路彩灯控制设计前言本次课程设计的主要目的是通过电子设计自动化的设计，掌握FPGA应用系统的开发过程，进一步理解FPGA应用系统的工作原理。本课程设计设计了一个多路彩灯控制器，十六种彩灯能循环变化，有清零开关，可以变化彩灯闪动频率即是可以选择快慢两种节拍。整个系统有三个输入信号，分别为控制快慢的信号OPT,复位清零信号CLR,输出信号是16路彩灯输出状态。最后按照FPGA的开发流程和VHDL语言建模、仿真、综合、下载、适配，用EDA6000实验箱上的FPGA系统实现了相应的功能。通过这次课程设计更清楚的理解了VHDL

2、程序的描述语言，能进行简单程序的编写和仿真。一．系统设计要求设计一个多路彩灯控制器，十六种彩灯能循环变化，有清零开关，可以变化彩灯闪动频率即是可以选择快慢两种节拍。二.设计方案整个系统有三个输入信号，分别为控制快慢的信号OPT,复位清零信号CLR,输出信号是16路彩灯输出状态。系统框图如：主要模块组成：时序控制电路模块和显示电路模块，时序控制电路是根据输入信号的设置得到相应的输出信号，并将此信号作为显示电路的时钟信号；显示电路输入时钟信号的周期，有规律的输出设定的六种彩灯变化类型。三.模块设计时序控制模块：CLK_IN为输入时钟信

3、号，电路在时钟上升沿变化；CLR为复位清零信号，高电平有效，一旦有效时，电路无条件的回到初始状态；chose_key为频率快慢选择信号，低电平节奏快，高电平节奏慢；CLK为输出信号，CLR有效时输出为零，否则，随chose_key信号的变化而改变。我们假设时序控制电路所产生的控制时钟信号的快慢两种节奏分别为输入时钟信号频率的1/4和1/8，因而输出时钟控制信号可以通过对输入时钟的计数来获得。当chose_key为低电平时，输出没经过两个时钟周期进行翻转，实现四分频的快节奏；当chose_key为高电平时，输出每经过四个时钟周期进行

4、翻转，实现把八分频的慢节奏。显示控制电路的模块框图如图所示，输入信号clk和的定义与时序控制电路一样，输入信号led[15...0]能够循环输出16路彩灯16种不同状态的花型。对状态的所对应的彩灯输出花型定义如下：S0:0000000000000000S1:0001000100010001S2:0010001000100010S3:0011001100110011S4:0100010001000100S5:0101010101010101S6:0110011001100110S7:0111011101110111S8:100010

5、0010001000S9:1001100110011001S10:1010101010101010S11:1011101110111011S12:1100110011001100S13:1101110111011101S14:1110111011101110S15:1111111111111111多路彩灯在多种花型之间的转换可以通过状态机实现，当复位信号clr有效时，彩灯恢复初始状态s0，否则，每个时钟周期，状态都将向下一个状态发生改变，并对应输出的花型，这里的时钟周期即时时序控制电路模块产生的输出信号，它根据chose_key信

6、号的不同取值得到两种快慢不同的时钟频率。四.序控制电路模块程序如下：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntityCDisPort(chose_key1:instd_logic;Clk_in1:instd_logic;Clr1:instd_logic;Led1:outstd_logic_vector(15downto0));EndCD;ArchitectureoneofCDiscomponentsxkzPort(chose_k

7、ey:instd_logic;Clk_in:instd_logic;Clr:instd_logic;Clk:outstd_logic);Endcomponent;componentxskzPort(Clr:instd_logic;Clk:instd_logic;Led:outstd_logic_vector(15downto0));Endcomponent;signala:std_logic;beginu1:sxkzportmap(chose_key=>chose_key1,Clk_in=>Clk_in1,Clr=>Clr1,Cl

8、k=>a);u2:xskzportmap(Clr=>Clr1,Led=>Led1,Clk=>a);endarchitectureone;Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic