锁相环cd4046应用介绍

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1、锁相环CD4046应用介绍

2、第1lunouseg(this)">　　当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－

3、18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μ解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。　　图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内

4、变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。500)this.style.ouseg(this)">　　相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉

5、冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。　　对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号是负脉

6、冲还是固定高电平就可以判断两个输入信号的情况了。500)this.style.ouseg(this)">　　CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成

7、，故它的输出波形是对称方波。一般规定CD4046的最高频率为1。2MHz(VDD=15V），若VDD<15V，则fmax要降低一些。　　CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。　　综上所述，CD4046工作原理如下：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从

8、3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。下面介绍CD4046典型应用电路。500)this.style.ouseg(this)">　　图6是用CD4046的VC