第二章逻辑门电路-数字逻辑与系统

第二章逻辑门电路-数字逻辑与系统

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时间:2018-11-22

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1、第二章逻辑门电路逻辑门是组成数字电路的基本单元,集成逻辑门主要有双极型集成逻辑门和MOS集成逻辑门。常用的双极型逻辑门电路有以下几类:①晶体管-晶体管逻辑电路(Transistor-TransistorLogic),简称TTL电路。②射极耦合逻辑电路(EmitterCoupledLogic),简称ECL电路。③集成注入逻辑电路(IntegratedInjectionLogic),简称I2L电路。④高阈值逻辑电路(HighThresholdLogic),简称HTL电路。常用的MOS逻辑门电路有:NMOS门电路、PMOS门电路和CMOS门电路。数字集成电路按集成度可分为四

2、类:①SSI(SmallScaleIntegration)(100个以下等效门)。②MSI(MediumScaleIntegration)(100~1000个等效门)。③LSI(LargeScaleIntegration)(<104个等效门)。④VLSI(VeryLargeScaleIntegration)(>104个以上等效门)。逻辑门是组成数字电路的基本单元,集成逻辑门主要有双极型集成逻辑门和MOS集成逻辑门。常用的双极型逻辑门电路有以下几类:①晶体管-晶体管逻辑电路(Transistor-TransistorLogic),简称TTL电路。②射极耦合逻辑电路(Em

3、itterCoupledLogic),简称ECL电路。③集成注入逻辑电路(IntegratedInjectionLogic),简称I2L电路。④高阈值逻辑电路(HighThresholdLogic),简称HTL电路。常用的MOS逻辑门电路有:NMOS门电路、PMOS门电路和CMOS门电路。数字集成电路按集成度可分为四类:①SSI(SmallScaleIntegration)(100个以下等效门)。②MSI(MediumScaleIntegration)(100~1000个等效门)。③LSI(LargeScaleIntegration)(<104个等效门)。④VLSI(

4、VeryLargeScaleIntegration)(>104个以上等效门)。TTL与非门的外特性及主要参数学习指导:  通过本知识点的学习,掌握描述TTL与非门的外特性的主要参数,以便正确使用TTL与非门。 外特性即电路在外部所表现出来的电流和电压特性。掌握器件的外特性及主要参数是用户正确使用维护设计电路的重要依据。·电压传输特性与非门电压传输特性是指TTL与非门输入电压VI与输出电压VO之间的关系曲线,即VO=f(VI)。由电压传输特性的分析,得到TTL与非门几个主要参数如下(当VCC=5V时):1.输出高电平VOH和输出低电平VOL  电压传输特性曲线AB段所对

5、应的输出电压值VOH=3.6V。电压传输特性曲线DE段所对应的输出电压值VOL=0.3V。一般产品规定,要求VOH≥3V,VOL<0.4V。2.阈值电压VT通常把电压传输特性CD段中点所对应的输入电压称为阈值电压,阈值电压也称门槛电压,VT=1.3V~1.4V。当VI>VT时,与非门导通,输出低电平;VI<VT时,与非门截止,输出高电平。3.开门电平VON和关门电平VOFFTTL与非门的额定高电平VOH=3V,额定低电平VOL=0.3V。开门电平VON是指输出电平VO=VOL(0.3V)时,所允许的输入高电平的最小值。VON典型值为1.4V,一般产品规定要求VON≤1

6、.8V。关门电平VOFF是在保证输出电压为额定高电平VOH的90%(即2.7V)时,所允许的输入低电平的最大值。一般产品规定要求VOFF≥0.8V。4.噪声容限VNL和VNH  实际应用中,由于外界干扰和电源波动等原因,可能使输入电平VI偏离规定值,为了保证电路可靠工作对干扰的幅度有一定限制,称为噪声容限VN。低电平噪声容限VNL是指在保证输出高电平的前提下,允许叠加在关门电平VOFF上的最大正向干扰电压。若VOFF=0.8V,VOL=0.3V,则VNL=0.5V高电平噪声容限VNH是指在保证输出低电平的前提下,允许叠加在开门电平上的最大负向干扰电压。若VON=1.8

7、V,VOH=3.6V,则VNH=1.8V。图2-4为VOFF、VON及VNL、VNH的关系。·扇入系数Ni和扇出系数NO1.扇入系数Ni是指合格的输入端的个数。2.扇出系数NO是指在灌电流(输出低电平)状态下驱动同类门的个数。其中IOLmax为最大允许灌电流,,IIL是一个负载门灌入本级的电流(≈1.4mA)。No越大,说明门的负载能力越强。一般产品规定要求No≥8。TTL带拉电流负载时的扇出系数可以进行估算,但由于IOHmax≈5mA,而IIH很小,故此时的扇出较大,一般可以不计算。·平均传输延迟时间tpdTTL传输延迟时间如图2-5,由于晶体管的

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