eda技术与vhdl(10-11)

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1、安徽大学2010-2011学年第一学期得分《EDA技木与VHDL》考试试卷（B卷）（闭卷时间120分钟）院/系年级专业姓名学号题号—-二三四总分得分一、填空题（每空1分，共20分）1.PLD器件的基本结构由、、和组成。2.从结构上看，PLA是由可编程的与阵列和可编程的或阵列组成的，PAL是由_和组成的。3.按照结构来分类，PLD器件中CPLD属于器件，FPGA属于器件。4.VHDL结构体的描述方式可分为、、等三种描述。5.VHDL语言中端口模式可以分为、、和四类。6.用VHDL设计的状态机有多种形式，从状态机的信号输出方式上分，有和两种状态机。7.VHD

2、L语言中，子程序包括和两种。8.MAX+PLUSII的文本文件类型是（后缀名）。二、单项选择题（每小题2分，共20分）得分进程中的信号赋值语句，其信号更新是（）。按顺序完成；B.比变量更快完成;在进程的最后完成；D.以上都不对。下列标识符中,）是合法的标识符。—Decode」B.3FFTC.Data_lD.data—13.〃01101〃ROR2=()。A."00011〃B."01011〃c.〃ioiorD."11011〃4.以下语句不能放在PROCESS结构中的语句是（）。A.生成语句B.等待语句C.返回语句D.转向控制语句以下语句不属于并行语句的是（）

3、。进程语句B.空操作语句C.元件例化语句D.块语句VHDL语言一般支持四种常用库，其中（）是用户的VHDL设计现行工作库。IEEE库B.VITAL库C.STD库D.WORK工作库不完整的IF语句，其综合结果可实现（）。时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路((J/MAX+PLUSII工具软件实现原理图设计输入，应釆用（）方式。波形编辑B.文本编辑C.符号编辑D.图形编辑常见FPGA器件结构类型不包括（）。查找表结构B.多路开关结构C.宏单元结构D.多级与非门结构10.状态机编码方式中，其中（）占用触发器较多，但其实现比较适合FPGA的应

4、用。A.—位热码编码B.顺序编码C.状态位直接输出型编码D.以上都不是得分三、分析题（每小题10分，共20分）1.试分别用PROM和PLA实现下图所示电路的功能，要求写出F化简后的表达式，并分别画出编程后的PROM和PLA的结构图。A

5、D_LOGIC;q:OUTSTD_LOGIC_vector(3downto0));ENDENTITYshiftarray;ARCHITECTUREbehaveOFshiftarrayISTYPEst_typeis(stO,stl,st2,st3,st4);SIGNALc_st:st_type;beginprocess(elk,rst)beginifrst=’1’thenc_st<=st0;q<="0000";elsifelk*eventandclk=，Tthencasec_st:iswhenstO=>ifdatain=A10z/elsecst<=stO;

6、q<="1001〃；thenendc_st<=stl;if;whenstl=>ifdatain'll/’elsec_st<=stl;q〈="oior;thenendc_st<=st2;if；whenst2=〉ifdatain^Ol77elsec_st<=stO;q<="1100";thenendc_st<=st3;if；whenst3=>ifdatain=*00，zelsec_st<=st2;q〈="001(T;thenendcst<=st4;if；whenst4=>ifdatain=/zllz，elsec_st<=st3;q〈="ioor;thenen

7、dc_st<=stO;if;whenOTHERS=>c_st<=stO;endcase;endif;endprocess;endbehave;(1)该段程序属于什么类型的状态机?(2)该程序可能还有几个非法状态？(3)假设状态机状态为stl,当第一个时钟信号的上升沿来临时，此时datain="ll";第二个时钟信号的上升沿来临时，此时datain="00",问在这两个时钟周期内该状态机分别处于哪一种状态？输出q分别为多少？四、程序设计题（每小题10分，共40分）得分1.将以下程序转换为用WHEN_ELSE语句实现。LIBRARYIEEE;USEIEEE.

8、STD_L0GIC_1164.ALL;ENTITYmux4ISP0RT(a,b,