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1、第4卷第1期 2005年2月江南大学学报(自然科学版) JournalofSouthernYangtzeUniversity(NaturalScienceEdition) Vol.4 No.1Feb. 2005 文章编号:1671-7147(2005)01-0019-04高速CMOS模拟集成电路中的静电保护电路设计吴鹏, 何乐年3, 陈曦(浙江大学超大规模集成电路设计研究所,浙江杭州310027)摘 要:分析了静电放电(ESD)保护的基本原理,指出了传统的用于模拟电路的ESD保护电路在高速电路应用中的局限性.提出了在端口的栅极接地NMOS管和栅极接电源PMOS管的基
2、础上,加上电源与地之间的高速静电泻放回路(片上保护)的新电路结构.仿真结果表明,该电路满足USB2.0高速接口电路的ESD保护要求.试验测试结果表明该ESD保护电路在人体模式下的击穿电压在正负2500V以上,具有实际的应用意义.关键词:静电放电保护;人体模型;片上保护;栅极接地的NMOS中图分类号:TN432文献标识码:AESDCircuitsDesignforHigh2SpeedAnalogCMOSIntegratedCircuitsWUPeng, HELe2nian3, CHENXi(InstituteofVLSIDesign,ZhejiangUniversity,H
3、angzhou310027,China)Abstract:AfteranalyzingthebasicprincipleofElectrostaticDischarge,thelimitationoftraditionalESDprotectioncircuitsappliedinhighspeedcircuitswaspointedoutinthepaper.
AdditiontotheggNMOS,ggPMOSconnectedtheinputandoutput,anon2chipprotectionwitha
high2speeddischargecircuitsb
4、etweenpowersourceandgroundwasproposed.ThesimulationresultsindicatethatthiscircuitcanmeettheESDprotectiondemandforUSB2.0highspeedI/Odesign.Thetestingresultsalsoshowthatitcanendureabove2500Vinhuman2bodymodel.Thisresulthassomepracticalmeanings.Keywords:ESD;HBM;on2chipprotection;ggNMOS 随着超大规
5、模集成电路工艺技术的不断提高,路设计者的重视.目前CMOS集成电路已经进入了超深亚微米阶段,ESD保护电路是为芯片电路提供静电电流的MOS器件的尺寸不断缩小,栅氧化层厚度越来越放电路径,以避免静电将内部电路击穿.由于静电薄,其栅耐压能力显著下降,集成电路失效的产品一般来自外界,例如人体、机器,因此ESD保护电路中有35%是由于ESD问题所引起的[1].因此通常在芯片的压焊盘(PAD)的周围.输出压焊盘一CMOS集成电路的静电放电(Electrostatic般与驱动电路相连,即与大尺寸的PMOS和Discharge,ESD)保护电路的设计越来越受到了电NMOS管的漏极相连,
6、因此这类器件本身可以用于 收稿日期:2004-05-14; 修订日期:2004-07-15. 作者简介:吴鹏(1981-),男,安徽合肥人,电路与系统专业硕士研究生. 3通讯联系人:何乐年(1964-),男,江苏苏州人,教授,博士生导师.主要从事数模混合电路设计的研究.Email:helenian@vlsi.zju.edu.cn20 江南大学学报(自然科学版) 第4卷 ESD保护放电,一般情况下为了保险,输出端也加Mn1管释放到Uss.但是该电路的局限性在于不能有ESD保护电路;而输入压焊盘一般连接到MOS管效的释放负电压下的ESD电流.并且
7、由于RC的值的栅极上,因此在芯片的输入端,必须加ESD保护对电路能否正常工作至关重要,所以对其精度要求电路.另外,在芯片的电源(Udd)和地(Uss)端口上也较高,而R、C的实际工艺误差较大.要加ESD保护电路,以保证ESD电流可以从Udd安全地释放到Uss[2].作者在传统的模块电路ESD保护电路的基础上提出了应用于高速模拟电路的ESD保护电路.1 ESD保护电路原理分析数字电路一般采用两级保护电路,并且在主保图2 模拟CMOS集成电路互补型ESD保护电路护电路和次保护电路中串联一个限流电阻,而大的Fig.2 AnalogC
