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1、《FPGA设计与应用》课程设计报告学院（部）信息工程学院专业计算机科学与技术班级计算机一班学生姓名学号20132402****乞月_22_日至6月28日共丄周指导教师（签字）一.实验名称：第一次实验：组合电路设计；第二次试骑：时序电路设计。一.实验目的与要求：(1)、组合电路设计：1、掌握Verilog程序设计的一般方法；2、掌握Xilinx的ISE软件的开发方法；3、在BASYS2开发板上进行组合电路设计实践。(2)、吋序电路设计：1、进一步掌握Verilog程序设计的一般方法；2、熟练掌握Xilinx的ISE软件的开发方法;3、在BASYS2开发板上进行时序电路设计
2、实践。二.实验内容：(1)组合逻辑电路设计：将8位二进制数转换为3位BCD码。要求通过拨码开关输入8位二进制数，并通过LED数码管实时显示转换后的结果。(2)时序逻辑电路设计：编程实现一个4位的二进制计数器，并将计数值以十六进制方式显示在LED数码管上。三.电路描述：(1)组合逻辑电路设计：基本思路是把二进制按4位一组分开，把每一组对应的二进制数转换成bed码表，最后把所有位进行bed码相加。把11位二进制查表得出的3个数进行bed码相加。这里把每个结果按同级单个bed码相加，也就是>9对结果加6,>19对结果加12,>29对结果加18类推，高一级的bed码要加上低一级
3、的进位，也就是高出4位的部分，最后把结果拼接。binbcdtop:1(2)时序逻辑电路的设计:1btn(3:0)1BinarytopF1an(3:0)elk•Afrbcnt(6:0)doBinary_top一.源程序：(1)组合逻辑电路:顶级模块binbcd_top：modulebinbcdtop、(inputwire[7:0]sw,inputelk,inputclr,output[6:0]seg,outputreg[3:0]an,outputdp);wire[1:0]s;reg[3:0]digit;reg[19:0]clk_reg=0;assigndp=l;assig
4、ns=clk_reg[19:18];always@(posedgeelkorposedgeclr)if(clr==l)clk_reg<=0;elseclk_reg<=clk_reg+l;wire[9:0]temp;binbedsts(•b(sw[7:0]),•p(temp));always@(*)case(s)0:digit<=temp[3:0];l:digit<=temp[7:4];2:digit<=temp[9:8];//3:digit=x[15:12];default:digit<二temp[3:0];endcasealways@(*)case(s)0:an[3:
5、0]〈=4'blllO;1:an[3:0]<=4,bllOl;2:an[3:0]<=4，bl011;//3:an[3:0]=4,bOlll;default:an[3:0]<二4'blllO;cndcaschex7segc!4(•x(digit),•a_to_g(seg));endmodule8位二进制转换3BCD码存放在10位中的binbeds模块:modulebinbeds(inputwire[7:0]b,outputreg[9:0]p)；reg[17:0]z;intcgcri;always@(*)beginfor(i=0;i〈二17;i二i+1)刁[i]二0;z[1
6、0:3]二b;repeat(5)beginif(z[ll:8]>4)z[ll:8]=z[ll:8]+3;if(z[15:12]〉4)z[15:12]=z[15:12]+3;z[17:l]=z[16:0];endp二z[17:8];endendmodule4位二进制在数码管的hex7seg模块：modulehex7seg(inputwire[3:0]x,outputreg[6:0]且_to_g)；always®(*)case(x)0:a_to_g=7,bl000000;1:a_to_g=7,bllllOOl;2:a_to_g=7,bOlOOlOO;3:a_to_g=7,b
7、OllOOOO;4:a_to_g=7,bOOllOOl;5:a_to_g=7,bOO10010;6:a_to_g=7,bOOOOOlO;7:a_to_g=7,bllllOOO;8:a_to_g=7,bOOOOOOO;9:a_to_g=7,bOOlOOOO;default:a_to_g=7,bOOOOOOl;endcascEndmodule(2)时序逻辑电路：modulex7seg_top(inputelk,output[0:6]seg,output[0:0]an,outputdp);x7segXI(・clk(clk),.seg(seg),
