赛灵思FPGA中LVDS差分高速传输的实现.doc

赛灵思FPGA中LVDS差分高速传输的实现.doc

ID:28146494

大小:28.50 KB

页数:7页

时间:2018-12-08

赛灵思FPGA中LVDS差分高速传输的实现.doc_第1页
赛灵思FPGA中LVDS差分高速传输的实现.doc_第2页
赛灵思FPGA中LVDS差分高速传输的实现.doc_第3页
赛灵思FPGA中LVDS差分高速传输的实现.doc_第4页
赛灵思FPGA中LVDS差分高速传输的实现.doc_第5页
资源描述:

《赛灵思FPGA中LVDS差分高速传输的实现.doc》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、赛灵思FPGA中LVDS差分高速传输的实现  低压差分传送技术是基于低压差分信号(LowVolt-agcDifferenTIalsignaling)的传送技术,从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现,其应用正变得越来越重要。低压差分信号相对于单端的传送具有较高的噪声抑制功能,其较低的电压摆幅允许差分对线具有较高的数据传输速率,消耗较小的功率以及产生更低的电磁辐射。  LVDS:LowVoltageDifferenTIalSignaling,低电压差分信号。LVDS传输支持速率一般在

2、155Mbps(大约为77MHZ)以上。LVDS是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输,其低压幅和低电流驱动输出实现了低噪声和低功耗。差分信号抗噪特性  从差分信号传输线路上可以看出,若是理想状况,线路没有干扰时,在发送侧,可以形象理解为:IN=IN+—IN-在接收侧,可以理解为:IN+—IN-=OUT所以:OUT=IN在实际线路传输中,线路存在干扰,并且同时出现在差分线对上,在发送侧,仍然是:IN=IN+—IN-线路传输干扰同时存在于差分对上,假设干扰为q,则接收则:(IN++q)—

3、(IN-+q)=IN+—IN-=OUT所以:OUT=IN  噪声被抑止掉。上述可以形象理解差分方式抑止噪声的能力。Xilinx公司差分原语的使用  (原语,其英文名字为PrimiTIve,是Xilinx针对其器件特征开发的一系列常用模块的名字,用户可以将其看成Xilinx公司为用户提供的库函数,类似于C++中的“cout”等关键字,是芯片中的基本元件,代表FPGA中实际拥有的硬件逻辑单元,如LUT,D触发器,RAM等,相当于软件中的机器语言。在实现过程中的翻译步骤时,要将所有的设计单元都转译为目标器件中的基本元件,否则就是不可实现的。原语

4、在设计中可以直接例化使用,是最直接的代码输入方式,其和HDL语言的关系,类似于汇编语言和C语言的关系。)差分I/O端口组件  1)IBUFDS  IBUFDS原语用于将差分输入信号转化成标准单端信号,且可加入可选延迟。在IBUFDS原语中,输入信号为I、IB,一个为主,一个为从,二者相位相反。IBUFDS的逻辑真值表所列,其中“-*”表示输出维持上一次的输出值,保持不变。  IBUFDS原语的例化代码模板如下所示:  //IBUFDS:差分输入缓冲器(DifferenTIalInputBuffer)//适用芯片:Virtex-II/II-

5、Pro/4,Spartan-3/3E//XilinxHDL库向导版本,ISE9.1IBUFDS#(.DIFF_TERM(“FALSE”),//差分终端,只有Virtex-4系列芯片才有,可设置为True/Flase.IOSTANDARD(“DEFAULT”)//指定输入端口的电平标准,如果不确定,可设为DEFAULT)IBUFDS_inst(.O(O),//时钟缓冲输出.I(I),//差分时钟的正端输入,需要和顶层模块的端口直接连接.IB(IB)//差分时钟的负端输入,需要和顶层模块的端口直接连接);//结束IBUFDS模块的例化过程  

6、2)OBUFDS  OBUFDS将标准单端信号转换成差分信号,输出端口需要直接对应到顶层模块的输出信号,和IBUFDS为一对互逆操作。OBUFDS原语的真值表如表所列。  OBUFDS原语的例化代码模板如下所示:  //OBUFDS:差分输出缓冲器(DifferentialOutputBuffer)//适用芯片:Virtex-II/II-Pro/4,Spartan-3/3E//XilinxHDL库向导版本,ISE9.1OBUFDS#(.IOSTANDARD(“DEFAULT”)//指名输出端口的电平标准)OBUFDS_inst(.O(O)

7、,//差分正端输出,直接连接到顶层模块端口.OB(OB),//差分负端输出,直接连接到顶层模块端口.I(I)//缓冲器输入);//结束OBUFDS模块的例化过程  3)IOBUFDS  VerilogInstantiationTemplate  //IOBUFDS:DifferentialBi-directionalBuffer  //Virtex-II/II-Pro/4/5,Spartan-3/3E/3A  //XilinxHDLLibrariesGuide,version9.1i  IOBUFDS#(  .IBUF_DELAY_VAL

8、UE(“0”),  //Specifytheamountofaddedinputdelayforthebuffer,“0”-”16”(Spartan-  3Eonly)  .IFD_DELAY

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。