二.设计的主要内容和要求.doc

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1、二．设计的主要内容和要求主要内容：设计一个能显示时、分、秒的简易数字钟,具有时间调整功能，利用GW48－PK2系统上的数码管显示时间，调整时间用的按键也使用GW48－PK2系统上的按键。设计要求：根据系统设计内容,系统设计采用自顶向下的设计方法,系统的整体组装由秒计数模块、分计数模块、小时计数模块、顶层模块四部分组成。三．设计思想及说明通过查找大量的资料,根据设计要求，我们总结出了大体的设计方案，整个电路可以由四大模块组成,我们先根据要求设计出秒、分、时计数模块的VHDL程序，并进行编译、模拟、仿真、，然后画出系统的整体组装设计原理图(见下面五)，再利用元件列化语句实现各个模块之间的连

2、线，即建立顶层文件，然后对顶层文件进行编译、模拟、仿真、综合、引脚锁定、下载及硬件测试等。四．设计采用的硬件和软件环境和条件硬件环境：普通台式电脑一台，FPGA实验箱一台。CPLD/FPGA是80年代中后期出现的，其特点是具有用户可编程的特性。利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现系统的集成，从而大大缩短了产品开发、上市的时间，降低了开发成本。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可象软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。软件环境：windows

3、xp操作系统，Altera公司的QuartusⅡ4.2。Altera的QuartusII设计软件是业内第一个，也是唯一的为FPGA、CPLD和结构化ASIC开发提供统一标准设计流程的设计工具。QuartusII设计软件具有业内最先进的功能，支持自下而上的设计流程，可以独立生成设计模块并进行优化。系统设计人员可以逐步集成经过优化的设计模块，在整个集成过程中保持设计模块的性能不变。它可以加速系统性能，扩展系统功能，轻松处理潜在的设计延时，例如到达推后、布局布线后期设计更改等强大功能。五．系统的整体组装设计原理图六．四大模块的源代码(1)秒计数模块的VHDL源程序(SECOND.VHD)li

4、braryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk:instd_logic;reset:instd_logic;setmin:instd_logic;enmin:outstd_logic;daout:outstd_logic_vector(6downto0));endentitysecond;architectureartofsecondissignalcount:std_logic_vector(6downto0);signalenmin_1,enmin_

5、2:std_logic;begindaout<=count;enmin_2<=(setminandclk);enmin<=(enmin_1orenmin_2);process(clk,reset,setmin)beginif(reset='0')thencount<="0000000";enmin_1<='0';elsif(clk'eventandclk='1')thenif(count(3downto0)="1001")thenif(count<=16#60#)thenif(count="1011001")thenenmin_1<='1';count<="0000000";elsec

6、ount<=count+7;endif;elsecount<="0000000";endif;elsif(count<16#60#)thencount<=count+1;enmin_1<='0';elsecount<="0000000";enmin_1<='0';endif;endif;endprocess;endart;(2)分计数模块的VHDL源程序(MINUTE.VHD)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityminuteisport(clk:instd_logic;c

7、lks:instd_logic;reset:instd_logic;sethour:instd_logic;enhour:outstd_logic;daout:outstd_logic_vector(6downto0));endentityminute;architectureartofminuteissignalcount:std_logic_vector(6downto0);signalenhour_1,enhour_2:std_logic