寄存器、存储器和可编程逻辑器

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1、返回前页到达顶部到达底部第六章寄存器、存储器和可编程逻辑器件6.1寄存器寄存器能暂时存放二进制代码,在数字系统中,寄存器常用来暂存中间运算结果和指令。一、代码寄存器由维持阻塞D触发器组成的4位代码寄存器逻辑电路图如图6.1所示。CR是异步置0输入端（低电平有效）D0～D3为并行数码输入端，CP为时钟脉冲Q0～Q3为并行数码输出端图6.14位代码寄存器逻辑图逻辑功能分析：①异步置0端CR=0时，置0。②同步并行置数：D0～D3为4个输入数码，当CP上升沿到达时，D0～D3被并行置入，Q3Q2Q1Q0=D3D2D1D0③在CR=1,CP=0时，保持不变。二、移

2、位寄存器具有存放数码和使数码逐位右移或左移的电路称作移位寄存器，又称移存器。移位寄存器又分为单向移位寄存器和双向移位寄存器。1．单向移位寄存器㈠下图6.2（a）为由4个维持阻塞D触发器组成的4位右移位寄存器。4个D触发器共用一个时钟脉冲信号，因此为同步时序逻辑电路。数码由最左边的FF0的Dr端串行输入。图6.2由D触发器组成的单向移位寄存器（a）右移位寄存器（b）左移位寄存器工作原理：每一个触发器的输出→其右边触发器的输入，则对应每一个CP上升沿，数据右移一位。右移位寄存器的状态表：移位脉冲输入数据移位寄存器中的数Q0Q1Q2Q30123410110000

3、1000010010101101并行输出方式：数码由Q3、Q2、Q1、Q0取出串行输出方式：数码从Q3取出，但需要输入4（触发器的个数）+4（数码位数）个移位脉冲才能从4位寄存器中取出存放的4位数码1011。㈡4位左移位寄存器。电路图见图6.2(b)所示,数码由最右边的FF3的D3端串行输入。每一个触发器的输出→其左边触发器的输入，则对应每一个CP上升沿，数据左移一位。2．集成双向移位寄存器中规模集成电路74LS194就是具有左、右移位、清零、数据并入/并出（串出）等多种功能的移位寄存器。其管脚排列见图6.3：图6.374LS194功能表输入输出说明 CR

4、M1M0CPDSLDSRD0D1D2D3Q0Q1Q2Q30×××××××××0000异步置01××0××××××保持保持111↑××d0d1d2d3d0d1d2d3并行置数101↑×1××××1Q0Q1Q2右移输入1101↑×0××××0Q0Q1Q2右移输入0110↑1×××××Q1Q2Q31左移输入1110↑0×××××Q1Q2Q30左移输入0100×××××××保持保持3．主要功能分析。（1）异步置0功能。当CR=0时，双向移位寄存器置0。Q0～Q3都为0状态。（2）保持功能。当CR=1，CP=0。或CR=1，M1M0=00时，双向移位寄存器保持原状态

5、不变。（3）同步并行送数功能。当CR=1，M1M0=11时，在CP上升沿作用下，使D0～D3端输入的数码d0～d3并行送入寄存器，显然是同步并行送数。（4）右移串行送数功能。当CR=1，M1M0=01时，在CP上升沿作用下，执行右移功能，DSR端输入的数码依次送入寄存器。（5）左移串行送数功能。当CR=1，M1M0=10时，在CP上升沿作用下，执行左移功能，DSL端输入的数码依次送入寄存器。结论：置0功能最优先（异步方式）。计数，移位，置数都需要CP的上升沿到来（同步方式）。工作方式控制端M1M0区分四种功能:M1M0功能00保持01右移10左移11并行置

6、数三、移位寄存器的应用利用移位寄存器可以构成计数器，下图为利用移位寄存器构成的自启动环形计数器电路图。图6.4自启动环形计数器电路图和工作波形（a）逻辑电路图（b）工作波形下面分析它的工作原理。1’写方程式（1）驱动方程（2）状态方程，将驱动方程代入Qn+1=D，得状态方程            2’状态转换真值表计数脉冲顺序现态次态Q3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1012300000001001001001000000100100100100000013’逻辑功能①4位环形计数器只有4个有效工作状态，即只能计4个数。②状态利

7、用率很低：由4个触发器组成的二进制计数器有16个不同的状态。因此，有12个无效状态。③能够自启动：如由于某种原因而进入无效状态时，只要继续输入计数脉冲CP，电路就会自动返回有效状态工作。4’工作波形（在有效状态时）。Q0、Q1、Q2、Q3输出的波形为一组顺序脉冲（依次出现正脉冲），因此，环形计数器也是一个顺序脉冲发生器。6．2存储器概述半导体存储器以其容量大、体积小、功耗低、存取速度快、使用寿命长等特点，已广泛应用于数字系统。根据用途分为两大类：只读存储器（ROM）、随机存取存储器（RAM）。一、只读存储器1．ROM的结构图6.54×4二极管ROM结构图（

8、a）二极管ROM结构（b）存储矩阵示意图ROM的一般结构如图6.5