关于xilinx ise简单使用方法介绍

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1、关于XilinxISE(14.2)简单使用方法介绍安装ISE软件基本上是一路点击鼠标就是，但必须安装注册表文件，可在网上查找，可能是一个生成注册表文件或注册表文件（license）。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。（系统差不多占20GB硬盘）1.创建工程文件（NewProjiect）FileàNewProjiect。如输入文件名：Two2One。设置一些参数，如下图所示：（注意：使用的是BASYS2板）在上图点击Next键，弹出如下窗口，设置一些参数，如下图所示：

2、（注意：使用的是BASYS2板）1.创建资源文件（NewSource）ProjectàNewSource。如输入文件名：One2Two。选择模型，如VerilogModule，输入HDL语言;或输入原理图。或ProjectàAddSource,，增加已存在的资源文件（*.v）。实例：二选一电路。点击Next键，弹出如下窗口，弹出参数信息窗口：参数表：之后保存文件。文本：moduleTwo2One(input[7:0]x_in,inputflag,output[7:0]y_out,);assigny_

3、out=flag?x_in:8'b00000000;endmodule1.程序语法检查如下图所示：或者：1.创建测试文件（功能仿真数据的建立）ProjectàNewSource。如输入文件名：Two2One_tf(*.v)。选择，如VerilogTestFxiture，建立用于测试以上资源文件（电路）用的数据文件。建立不同时间段的输入数据，用于产生相应时段的输出波形。之后就可创建以上文件了。现在输入测试数据，看窗口：如下图：然后保存文件啊。文本：moduleTwo2One_tf;//Inputsre

4、g[7:0]x_in;regflag;//Outputswire[7:0]y_out;//InstantiatetheUnitUnderTest(UUT)Two2Oneuut(.x_in(x_in),.flag(flag),.y_out(y_out));initialbegin//InitializeInputsx_in=0;flag=0;//Wait100nsforglobalresettofinish#100;//100nsx_in=8'h21;flag=0;//Addstimulushere#

5、100;//200nsx_in=8'h01;flag=1;#100;//300nsx_in=8'h0f;flag=0;#100;//400nsx_in=8'hf0;flag=1;#100$stop;//500nsendendmodule1.功能仿真首先修改仿真时间范围，如图所示：弹出，如下图所示：在以下窗口，如下图，先选择View->Simulation，然后选择One2Two_tb。再在下框中，鼠标右键选SimulateBehevioralModel，并运行（Run），或双击鼠标将运行另外一个程序

6、产生仿真波形图，如下图所示：详细波形图：1.管脚适配（为下载做准备）先创建*.UCF文件弹出窗口，点击Yes，创建.UCF文件之后，系统会启动管脚配置程序，然后设计人员根据情况配置管脚，下图为BASYS2板管脚情况，所示：适配后：配置好管脚后保存好文件。1.综合与实现管脚分配完成之后，必须进行布局布线，如下图所示：成功之后，窗口上信息，如下图所示：下一步就创建.Bit文件1.创建.Bit文件二进制.Bit文件：1.开发板（BASYS2）将FPGA开发板通过USB接口线接入计算机，打开板电源，指示灯亮

7、，跳线为PC。2.Adept软件（事先必须安装该软件，可在网上下载）运行Adept软件，弹出如下图：之后：整个过程大步骤：创建工程（NewProject）创建资源文件（NewSource--Model）测试语法（Synthesisze—CheckSyntax）创建数据文件(NewSource--test)——>功能仿真管脚适配(Tools--PlanAhead--I/OPinPlanning(PlanAhead)--Pre-Synthessze).UCF文件综合与实现（Proccess--Imple

8、mentTopModule）（实现—>时序仿真）生成.Bit文件(GenerateProgrammingFile)（下载）启动Adept程序（Basys2）加载.Bit文件编程（Program）写入FPGA或PROM