verilog hdl 乘法器

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1、实用标准文案目录一、设计的性质、目的和任务2二、设计课题要求21、基本要求22、设计内容2三、总体设计31、输入模块32、乘法模块43、选择模块54、显示模块75、符号模块11四、总体调试与仿真结果……………………………13五、调试中遇到的问题及解决的方法13六、课程设计过程中的体会和感想14七、建议……………………………………………15精彩文档实用标准文案一、设计的性质、目的和任务熟悉EDA设计方法、设计语言和开发软件及设计实例，利用掌握的一种硬件描述语言（AHDL/VHDL/VerilogHDL）和EDA开发工具（MaxPlusⅡ）进行数字系统的设计开发及仿真。

2、通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。二、设计课题要求（1）基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。（2）设计内容精彩文档实用标准文案设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功

3、能。注意，如果除法功能为引用功能模块，则难度系数将按照1到2.5计算。#设计提示（仅供参考）：通常表示带符号二进制数时，最高位为“0”表示“+”号，最高位为“1”表示“-”号，例如，01101表示“+1101”，而11101则表示“-1101”。乘法运算通常采用移位相加方法实现，见简略示意图。最终符号则用两个数的最高位采用“异或”逻辑得到。乘数被乘数移位寄存移位寄存相乘逻辑累加器结果寄存时钟一、总体设计基于VerilogHDL硬件语言的乘法器设计（1）输入模块该模块为乘数和被乘数输入，由ch（表示乘号）、rst（表示复位）控制。当rst=0、ch=0时，输入被乘数A

4、O；当rst=0、ch=1时，输入乘数BO；当rst=1时，无论ch=0或1，输入均为零。程序如下：生成模块如下：moduleshuru(date,ch,AO,BO,rst);inputch;精彩文档实用标准文案inputrst;input[3:0]date;output[3:0]AO,BO;reg[3:0]AO,BO;always@(date)begincase({ch,rst})2'b00:AO=date;2'b10:BO=date;2'b01:AO=4'b0000;2'b11:BO=4'b0000;default:beginAO=4'bx;BO=4'bx;en

5、dendcaseendendmodule波形仿真如下：仿真输入被乘数10，乘数12；当复位为1时，输入的14和11均无效。（1）乘法模块将乘数b的每一位与被乘数a相乘，如果b的该位为0则相乘得0；如果b的该位为1则相乘后左移相应的位数并寄存，最后累加得出最终结果。程序如下：生成模块如下：modulemult(out,a,b,clk);精彩文档实用标准文案output[7:0]out;input[3:0]a,b;inputclk;wire[7:0]out;wire[5:0]out1;wire[7:0]out2;reg[6:0]temp3;reg[5:0]temp2;r

6、eg[4:0]temp1;reg[3:0]temp0;function[3:0]mult4;input[3:0]operand;inputsel;beginmult4=(sel)?(operand):4'b0000;endendfunctionalways@(posedgeclk)begintemp0<=mult4(a,b[0]);temp1<=((mult4(a,b[1]))<<1);temp2<=((mult4(a,b[2]))<<2);temp3<=((mult4(a,b[3]))<<3);endassignout1=temp0+temp1;assignout

7、2=temp2+temp3;assignout=out1+out2;endmodule波形仿真如下：仿真11*12精彩文档实用标准文案（1）选择模块由ch（表乘号键）、dh（表等号键）控制，当ch=0，dh=0时选择被乘数的数值（ai）和符号（fa）；当ch=1，dh=0（即按下乘号键）时选择乘数的数值（bi）和符号（fb）；当ch=1，dh=1（即同时按下乘号键和等号键）时选择结果的数值（ci）和符号（fc）。程序如下：生成模块如下：modulechoose(ch,dh,ai,bi,ci,fa,fb,fc,out,fo);inputfa,fb,fc;input