verilog hdl答案

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1、第1章简介1.VerilogHDL是在哪一年首次被IEEE标准化的？VerilogHDL是在1995年首次被IEEE标准化的。2.VerilogHDL支持哪三种基本描述方式VerilogHDL可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3.可以使用VerilogHDL描述一个设计的时序吗？VerilogHDL可以清晰的建立时序模型，故可以使用VerilogHDL描述一个设计的时序。4.语言中的什么特性能够用于描述参数化设计？在行为级描述中，VerilogHDL

2、不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述，而且能够使用门和模块实例化语句在结构级进行结构描述，这种特性可用于描述参数化设计。5.能够使用VerilogHDL编写测试验证程序吗？能，可以编写testbench来对编写的程序进行验证。6.VerilogHDL是由哪个公司最先开发的？VerilogHDL是由GatewayDesignAutomation公司最先开发的7.VerilogHDL中的两类主要数据类型是什么？线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。8.UDP代表什么？UDP代表

3、用户定义原语9.写出两个开关级基本门的名称。pmosnmos10.写出两个基本逻辑门的名称。andor第2章HDL指南1.在数据流描述方式中使用什么语句描述一个设计？设计的数据流行为使用连续赋值语句进行描述2.使用`timescale编译器指令的目的是什么？举出一个实例。使用编译指令将时间单位与物理时间相关联。例如`timescale1ns/100ps此语句说明时延时间单位为1ns并且时间精度为100ps(时间精度是指所有的时延必须被限定在0.1ns内)3.在过程赋值语句中可以定义哪两种时延？请举例详细说明。1)语句间时延:这是时延语句执行的时延。例：Sum=(A^B)^Cin;

4、#4T1=A&Cin;在第二条语句中的时延规定赋值延迟4个时间单位执行2)语句内时延:这是右边表达式数值计算与左边表达式赋值间的时延。例：Sum=#3(A^B)^Cin;这个赋值中的时延意味着首先计算右边表达式的值,等待3个时间单位，然后赋值给Sum。4.采用数据流描述方式描述图2-4中所示的1位全加器。moduleFA_Seq(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;wireT1,T2,T3,S1;assignT1=A&Cin;assignT2=B&Cin;assignT3=A&B;assignS1=A^B;assignSum

5、=S1^Cin;assignCout=(T1

6、T2)

7、T3;endmodule4.initial语句与always语句的关键区别是什么？1)initial语句：此语句只执行一次。2)always语句：此语句总是循环执行,或者说此语句重复执行。6.写出产生图2-10所示波形的变量BullsEye的初始化语句。`timescale1ns/1nsmoduleTest(BullsEye);outputBullsEye;regBullsEye;initialbeginBullsEye=0;BullsEye=#21;BullsEye=#10;BullsEye=#91;BullsEye=#10

8、0;BullsEye=#21;BullsEye=#30;BullsEye=#51;endendmodule7.采用结构描述方式描写图2-2中所示的2-4译码器。moduleDecoder2x4(A,B,EN,Z);inputA,B,EN;output[0:3]Z;wireAbar,Bbar;notv0(Abar,A),v1(Bbar,B);nandN0(Z[0],Abar,Bbar,EN),N1(Z[1],Abar,B,EN),N2(Z[2],A,Bbar,EN),N3(Z[3],A,B,EN);endmodule8.为2.3节中描述的模块Decode2X4编写一个测试验证程序。

9、moduleTes;regTA,TB,TEN;wire[0:3]TZ;Decoder2x4DT2x4(TA,TB,TEN,TZ);initialbegin$monitor($time,"A=%b,B=%b,EN=%b,Z=%b",TA,TB,TEN,TZ);endinitialbeginTA=0;TB=0;TEN=0;#5TA=1;TB=1;#5TEN=1;#5TA=0;TB=0;#5TA=0;TB=1;#5TA=1;TB=0;endendmodule9.列出你在VerilogH